JP2009506476A - 自己識別型積層ダイ半導体構成要素 - Google Patents

Abstract

積層ダイ半導体構成要素（たとえばランダム・アクセス・メモリ構成要素）内での使用に適した、機能回路（たとえばメモリ・アレイ）および復号回路を有する半導体ダイを記載する。復号回路は、積層ダイ構造体内の個々のダイが、ダイ間相互接続パターンに基づいて積層体内のそれらの場所または位置を自動的に決定し、この決定に応答して１つまたは複数の外部制御信号（たとえばチップ選択信号およびクロック・イネーブル信号）を復号回路の関連する機能回路に選択的に渡すことを可能にする。この「自己設定」機能は、特定の機能（たとえば、垂直に配列された４つのダイを含むメモリ・モジュール）用に指定されたすべてのダイが一様に、または一貫して製造されることを可能にする。こうすると、積層ダイ構成要素を製造するためのコストを低減させることができる。
【選択図】図１

Description

本発明は、一般に半導体デバイスに関し、より詳細には積層ダイ半導体デバイスと、積層ダイ構造体内の個々のダイを一意に識別する方法とに関する。

半導体デバイスは一般に、いくつかの堆積ステップ、マスキング・ステップ、拡散ステップ、エッチング・ステップ、および注入ステップを含む製造工程によってシリコン・ウェハまたはガリウム砒素ウェハから作製される。製造行程ごとに、多数の同じ集積回路（「ＩＣ」）デバイスがその中に形成されたウェハが得られる。製造後、ウェハは個別のユニットすなわちダイに分離され、各ダイが１つのＩＣデバイスを含む。従来より、個々のダイは成形ケースに入れられ、そこから突出するリードに電気的に接続される。最近では、複数のダイが単一の筐体内に配置されている。このように配置された１つのものでは、２つ以上のダイが垂直に配列され、電気的に相互接続されて単一の構成要素を形成する。このようにして形成された構成要素は、積層ダイまたは積層ダイ構造体を使用しているといわれる。

積層ダイ構造体は、設計技術者がシステムの回路密度、すなわちプリント回路基板の単位面積当たりの回路数を増大させることを可能にする。しかし、積層ダイ構造体内では、ダイが個別に選択可能であることが重要になることがある。たとえば、複数のメモリ回路ダイが積層されて単一のメモリ構成要素を形成する場合、各ダイが個別に活性化される、または選択されることが重要になることがある。これまで、この機能は、チップ選択ピンおよび／またはクロック・イネーブル・ピンなど、積層体内の各ダイからの様々な制御ピンをヒューズ、アンチ・ヒューズおよび再配線層（「ＲＤＬ」）の使用により再配置することによって実現されてきた。これらの手法は成功しているとはいえ、第１の位置用のダイ（たとえば積層体内の最下部のダイ）を第２の位置用のダイ（たとえば積層体内の最上部のダイ）とは別に加工する必要がある。このようにダイを加工する追加コストに加えて、他のダイとは異なる各ダイが隔離され、製造部品追跡システムによって一意的に追跡されなければならず、それによって従来の積層ダイ・デバイスのコストはさらに増大する。したがって、一貫した方法で製造されたダイを利用し、このようなダイが積層ダイ構造体内のそれらの位置を自動的に感知でき、その結果それらが個別に一意的に選択可能になる、改善された積層ダイ構造体を提供することは有益であろう。

本発明は、積層ダイ半導体構成要素内での使用に適した、機能回路および復号回路を有する半導体ダイを提供する。この復号回路は、積層ダイ構造体内の個々のダイが、ダイ間接続パターンに基づいて積層体内のそれらの場所または位置を決定し、それに応じて１つまたは複数の外部制御信号を復号回路の関連する機能回路に選択的に渡すことを可能にする。したがって、積層半導体ダイ構成要素は、本発明により一貫して加工または製造された半導体ダイを使用して組み立てることができる。

一実施形態では、本発明による半導体ダイは機能回路を含み、この機能回路は、イネーブル入力接続部、ダイのパッケージ外部の制御信号を受け取るための複数の外部制御信号接続部、複数の内部制御信号入力接続部、および復号回路を有する。次に復号回路は、外部制御信号入力接続部に結合された第１の組の入力端、内部制御信号入力接続部に結合された第２の組の入力端、および機能回路のイネーブル入力接続部に結合された出力端を含
む。この復号回路は、内部制御信号入力接続部から供給されダイ間接続部のパターンによってその状態が決定される信号に基づいて、外部制御信号入力接続部に結合された信号を復号器の出力端まで（したがって機能回路のイネーブル入力接続部までも）選択的に送るように構成される。

別の実施形態では、本発明による複数の良品ダイが垂直に積層され、電気的に結合されて、特定の機能を有する構成要素を実現する。例示的な機能回路はメモリ・アレイを含み、例示的な積層ダイ構成要素はランダム・アクセス・メモリ構成要素を含み、例示的な外部制御信号はチップ選択信号およびクロック・イネーブル信号を含む。

一貫して製造されたダイからなり、ダイがそれらの位置を構造体内で自動的に感知し、特定の制御信号によって一意的に選択可能である積層ダイ構造体を説明する。以下の説明は、半導体デバイス設計および製造の当業者が特許請求の範囲に記載の本発明品を製作し使用できるように提示されるとともに、当業者にはその変形形態が容易に明らかになるであろう以下に論じる特定の例に即して提供される。したがって、本明細書に添付の特許請求の範囲は、開示される実施形態によって限定されるものではなく、本明細書で開示される原理および特徴と一致するそれらの最も広い範囲が与えられるべきものである。

本発明によれば、複数の良品ダイが積層され電気的に結合されて、特定の機能を有する構成要素を形成し、この構成要素には、積層ダイ構造体内で個々のダイの一意的な選択／活性化を可能にする複数の外部制御ピンが設けられる。好ましい一実施形態では、機能的に同一の一貫して製造された４つのメモリ・ダイが積層され相互接続される。例示的なメモリ・デバイスの１つの種類としては、本明細書の譲受人により設計および製造されたＳＤＲＡＭデバイスなどのシンクロナス・ダイナミック・ランダム・アクセス・メモリ（「ＳＤＲＡＭ」）がある。しかしながらこれは、本発明の概念に従って使用できる集積回路構成要素の１つの例示的な種類を構成するにすぎないことを理解されたい。特許請求の範囲の主題の精神および範囲から逸脱することなく、集積回路デバイスの他の種類（必ずしもメモリ・デバイスではない）を提供することができる。

図１を参照すると、本発明の一実施形態によるダイ１００は、外部制御接続部１１０およびダイ接続部１１５を有する機能回路１０５を含んでいる。たとえば、機能回路１０５はスタティック・メモリ・アレイ、ダイナミック・メモリ・アレイ、またはフラッシュ・メモリ・アレイを実装することができ、外部制御接続部１１０はチップ選択入力および／またはクロック・イネーブル入力を含むことができ、ダイ接続部１１５は電源、グランド、アドレス信号およびデータ信号、ならびに他の制御信号およびダイ試験接続部を含むことができる。内部制御信号１２０は、復号回路１２５に供給するために本発明に応じて使用される信号経路を表す。本明細書では、「内部制御信号」とは、対象の構成要素内部の回路から、つまりその構成要素内の個々のダイから発生し、その回路で使用される信号のことである。次に、復号回路１２５は、外部制御信号１１０のどれを機能回路１０５のダイ制御接続部１３０（たとえば、チップ選択接続部および／またはクロック・イネーブル接続部）に供給するかを制御する。

一般には、本発明による特定の積層ダイ構造構成要素（たとえばメモリ構成要素）内で使用するための各ダイ（たとえばダイ１００）は、同一の内部制御信号経路１２０、復号回路１２５、ならびに外部制御信号１１０と復号回路１２５とダイ制御接続部１３０の間の接続部を備えて製造することができる。構成要素製造中に、積層体内の第１のダイ上の内部制御信号１２０とその隣接するダイとの間の接続のパターンが、各ダイ上の復号回路１２５への入力を決定する。以下でなお詳細に説明するが、このようにして復号回路１２５は、積層構造体内のダイの位置に応じて一意的に、外部制御接続部１１０を介して入力
された１つまたは複数の信号を機能回路１０５まで伝達する。

図２を参照すると、復号回路１２５は復号器２００、および選別器２０５を含んでいる。実際には復号器２００は、その入力信号（内部制御信号１２０）のパターンを「復号」して、選別器２０５がその入力信号（外部制御接続部１１０を介して供給される）のうちの１つをその機能回路（たとえば回路１０５）までダイ制御接続部１３０を介して渡すようにする。一実施形態では、積層ダイ構造体内にあるダイと同じ数だけの外部制御信号がある。たとえば積層ダイ・メモリ構成要素では、外部制御接続部１１０は、積層ダイ構造体内のそれぞれのダイに１つのＣＨＩＰ ＳＥＬＥＣＴ信号を伝達することができる。この実施形態では、ダイ制御接続部１３０は単一のＣＨＩＰ ＳＥＬＥＣＴ信号を供給する。別の実施形態では、機能回路１０５に供給されるべき一意の各制御信号に対し一群の外部制御接続部がある。たとえば図３を参照すると、積層ダイ・メモリ構成要素内で外部制御接続部１１０は、第１群のＣＨＩＰ ＳＥＬＥＣＴ信号３００、および第２群のＣＬＯＣＫ ＥＮＡＢＬＥ信号３０５を伝達することができる。外部制御信号の各群は、それぞれの選別器３１０および３１５を駆動することができる。次に、各選別器は単一の出力信号（ＣＨＩＰ ＳＥＬＥＣＴ信号３２０、およびＣＬＯＣＫ ＥＮＡＢＬＥ信号３２５）を供給し、その集まったものがダイ制御接続部１３０を介して機能回路１０５まで搬送される。

説明した実施形態に関しては、選別器２０５、３１０および３１５がＮ対１マルチプレクサとして働き、内部制御信号の数が、積層されるべきダイの数によって決まることを理解されたい。たとえば、本発明による積層ダイ構成要素が８個のダイを含む場合、内部制御信号がわずか３つしかないこともあれば、８つあることもありうる。

本発明により一貫して加工されたダイの使用を容易にするために、各ダイは、積層ダイ構造体内に組み込まれたときに初期値をダイの復号器回路１２５に与えるように、ダイ製造工程中にその内部制御信号を結合しておくべきことを理解されたい。多くの半導体デバイスの実施形態では、ダイの接続パッドを弱いグランド電位にバイアスすることが一般的である。（「弱い」とは、ダイのグランド電位を超える電圧レベルによってその値を容易に打ち消すことができるという意味である。）この特徴を利用して、本発明により製造されるダイ上の各内部制御信号を弱いグランド電位に個別に結合することができる。こうすると、構成要素製造時にダイを相互接続する方法によって（以下の議論参照）、各ダイの復号器２００への最終入力を設定、決定または指定することができる。こうすると、各ダイの復号回路１２５が、積層ダイ構造体内のダイの位置にかかわらず、そのダイの機能回路１０５を一意に選択またはイネーブルできるようになる。つまり、本発明によるダイは、積層ダイ構造体内のそれらの場所を自動的に決定し、その場所に基づいてそれらの機能回路を活性化、イネーブルまたは選択する。したがって、本発明による積層ダイ構成要素では、それらを構成するダイが、たとえば再配線層の形成など追加の半導体加工ステップまたは加工後作業によって、一意の信号再配置特徴を含むように加工されることを必要としない。

例として、本発明の一実施形態による積層ダイ構造体４００を使用するメモリ構成要素がプリント回路板（「ＰＣＢ」）基板４０５、第１のダイ（ＤＩＥ０）４１０、第２のダイ（ＤＩＥ１）４１５、第３のダイ（ＤＩＥ２）４２０、および第４のダイ（ＤＩＥ３）４２５を含む図４を考える。この実施形態では、構造体４００は、ウェハ貫通相互接続ビア４３５をそれぞれが含む別々のダイを相互接続するために、マイクロボール４３０（小さなはんだビーズ）を使用する。基板４０５は、構造上の支持、ならびに積層ダイと積層ダイ構造体４００がその中に配置される物理的パッケージとの間の電気的接続性を提供する役割を果たすことを理解されたい。図示のＰＣＢ基板材料は、それだけには限らないが、ＦＲ２、ＦＲ４、ならびにＲｏｇｅｒｓ（登録商標）４０００、Ｒｏｇｅｒｓ（登録商
標）Ｄｕｒｏｉｄ、デュポン（登録商標）テフロン（登録商標）（タイプＧＴおよびＧＸ）、ポリイミド、ポリスチレン、および架橋ポリスチレンなどのプラスチックを含む。さらに、ダイ間接続がウェハ貫通相互接続およびマイクロボール以外の技術、たとえばワイヤ・ボンド、フリップ・チップ、またはこれらの技術と他の技術の組合せを使用して行えることも理解されたい。加えて、各ダイ間にスペーサまたは接合層（たとえばエポキシ）を含むことが望ましい、あるいは必要になることがある（使用されるダイおよび基板の種類による）。

図示のように、外部制御接続部１１０は、ＣＨＩＰ ＳＥＬＥＣＴ ０（ＣＳ０）信号、ＣＨＩＰ ＳＥＬＥＣＴ １（ＣＳ１）信号、ＣＨＩＰ ＳＥＬＥＣＴ ２（ＣＳ２）信号、およびＣＨＩＰ ＳＥＬＥＣＴ ３（ＣＳ３）信号を伝達する。同様に、内部制御信号１２０は、ＳＴＡＣＫ ＥＮＡＢＬＥ ０（ＳＴＥ０）信号、ＳＴＡＣＫ ＥＮＡＢＬＥ １（ＳＴＥ１）信号、ＳＴＡＣＫ ＥＮＡＢＬＥ ２（ＳＴＥ２）信号、およびＳＴＡＣＫ ＥＮＡＢＬＥ ３（ＳＴＥ３）信号を含む。示されているように、ＰＣＢ基板４０５上の積層体イネーブル接続部ＳＴＥ０〜ＳＴＥ３のそれぞれは、電圧源４４０に電気的に結合される。こうすることが各ダイの内部制御信号の接続パッドを、それが弱いグランド電位にバイアスされるように（ダイ製造工程中に）接続することと併せて行われると、内部制御信号ダイ間接続パターン（たとえばマイクロボールや非接続部４４５、４５０、および４５５）が入力信号の一意の集まりを各ダイ上の各復号回路に与えることが可能になり、その結果、外部制御接続部１１０に応じてダイの一意的な選択が可能になる。

図４の例示的なダイ間接続パターンであれば、表１が復号回路１２５の機能動作を示す。表１に表された「論理」が本発明による復号回路１２５の動作を規定するのに十分であることは、当業者には理解されよう。これに加えて、示された論理が唯一の可能な論理ではないこともまた、当業者には直ちに明らかになるであろう。本発明によれば、内部制御入力１２０の一意の組を各ダイの復号回路１２５に与えるどんなダイ間接続パターンも使用することができ、表１は可能なパターンを１つ表すにすぎない。

本発明の利点は、本発明により製造されたどのダイも積層ダイ構造体内の任意の位置に使用できることを含む。積層体内のダイ間の内部制御信号経路を選択的に相互接続することによって、各ダイの復号回路は、その関連する機能回路を一意的に選択、活性化またはイネーブルすることができる。したがって、特定の積層ダイ構成要素内で使用するためのすべてのダイが同一であり、特別な加工（たとえば再配線層の形成）または一意の部品の追加的な追跡が製造時に不要であるので、本発明による積層ダイ構造構成要素は、一貫した方法で製造されたダイを用いて組み立てることができる。こうすると、このような構成要素を製造するコストが低減し、加工ステップの削除によって総合歩留まりが改善する。（復号回路１２５を実施するために必要な回路数は、機能回路１０５を実施するために必要な回路数（たとえばトランジスタ数）に比べて最小限であることを理解されたい。）

図示の実施形態の材料、構成要素および回路要素の様々な変更は、添付の特許請求の範囲から逸脱することなく可能である。たとえば、本発明による積層ダイ構造体は、図４の例示的な４つのダイ構成要素に限定されない。同様に、本発明による積層ダイを使用する構成要素は、図４に示した単一の群の外部制御信号を利用することに限定されない。たとえば、本発明によるＳＤＲＡＭ積層ダイ構成要素は、ＣＨＩＰ ＳＥＬＥＣＴ信号もＣＬＯＣＫ ＥＮＡＢＬＥ信号も選択的にそれぞれの機能回路に渡すことができる（たとえば図３参照）。異なる機能回路を実施するダイのための他の制御信号組合せは、当業者には直ちに明らかになるであろう。加えて、本発明による積層ダイ構造体は、メモリ構成要素に限定されず、さらには同一の機能回路を有するダイの使用にも限定されない（たとえば図１の要素１０５）。異なる機能回路を有するダイが、本明細書に記載の方法で復号回路および内部制御信号を含むように製造される限り、本発明による積層ダイ構成要素を組み立てるのに異なる機能回路を有するダイを使用することができる。

本発明の一実施形態による半導体ダイを示すブロック図である。 本発明の一実施形態による、図１の復号回路を示すブロック図である。 本発明の別の実施形態による、図１の復号回路を示すブロック図である。 本発明の一実施形態による積層ダイ構成要素を示すブロック図である。

Claims (28)

1. イネーブル入力接続部を有する機能回路と、
   複数の外部制御信号入力接続部と、
   複数の内部制御信号入力接続部と、
   前記外部制御信号入力接続部に結合された第１の複数の入力端、前記内部制御信号入力接続部に結合された第２の複数の入力端、および前記イネーブル入力接続部に結合された出力端を有する復号回路とを含み、
   前記復号回路が、前記内部制御信号入力接続部に結合された信号に基づいて、前記外部制御信号入力接続部に結合された１つの信号を前記出力端に結合するように適合される、半導体ダイ。
2. 前記機能回路がメモリ・アレイを含む、請求項１に記載の半導体ダイ。
3. 前記メモリ・アレイがランダム・アクセス・メモリ・アレイを含む、請求項２に記載の半導体ダイ。
4. 前記複数の外部制御信号入力接続部のそれぞれが、ＣＨＩＰ ＳＥＬＥＣＴ信号を受け取るように適合される、請求項２に記載の半導体ダイ。
5. 前記複数の外部制御信号入力接続部のそれぞれが、ＣＬＯＣＫ ＥＮＡＢＬＥ信号を受け取るように適合される、請求項２に記載の半導体ダイ。
6. 前記外部制御信号入力接続部の第１の複数の接続部それぞれがＣＨＩＰ ＳＥＬＥＣＴ信号を受け取るように適合され、前記外部制御信号入力接続部の第２の複数の接続部がＣＬＯＣＫ ＥＮＡＢＬＥ信号を受け取るように適合される、請求項２に記載の半導体ダイ。
7. 前記イネーブル入力接続部が、ＣＨＩＰ ＳＥＬＥＣＴ信号を受け取るように適合された１つの接続部と、ＣＬＯＣＫ ＥＮＡＢＬＥ信号を受け取るように適合された１つの接続部との２つの接続部を含む、請求項６に記載の半導体ダイ。
8. 前記内部制御信号入力接続部のそれぞれがさらに、前記半導体ダイの基板に結合される、請求項１に記載の半導体ダイ。
9. 前記基板がグランド電位に弱くバイアスされるように適合される、請求項８に記載の半導体ダイ。
10. 積層ダイ半導体構成要素であって、
    複数の外部構成要素制御接続部、および複数の内部構成要素制御接続部を有する基板と、
    前記基板の上にほぼ垂直に配列された複数の半導体ダイとを含み、
    前記複数の半導体ダイのそれぞれが、
    イネーブル入力接続部を有する機能回路と、
    前記基板の前記外部構成要素制御接続部の１つにそれぞれが結合された複数の外部制御信号入力接続部と、
    複数の内部制御信号入力接続部と、
    前記外部制御信号入力接続部の１つにそれぞれが結合された第１の複数の入力端、前記内部制御信号入力接続部の１つにそれぞれが結合された第２の複数の入力端、および前記機能回路の前記イネーブル入力接続部に結合された出力端を有する復号回路とを含み、
    前記復号回路が、その前記内部制御信号入力接続部に結合された信号に基づき、前記外部制御信号入力接続部に結合された１つの信号を前記出力端に結合するように適合される、積層ダイ半導体構成要素。
11. 前記構成要素がメモリ構成要素を含む、請求項１０に記載の積層ダイ半導体構成要素。
12. 前記メモリ構成要素がランダム・アクセス・メモリ構成要素を含む、請求項１１に記載の積層ダイ半導体構成要素。
13. 前記外部構成要素制御接続部がＣＨＩＰ ＳＥＬＥＣＴ信号接続部を含む、請求項１０に記載の積層ダイ半導体構成要素。
14. 前記外部構成要素制御接続部がＣＬＯＣＫ ＥＮＡＢＬＥ信号接続部を含む、請求項１３に記載の積層ダイ半導体構成要素。
15. 前記外部構成要素制御接続部がＣＨＩＰ ＳＥＬＥＣＴ信号接続部およびＣＬＯＣＫ ＥＮＡＢＬＥ信号接続部を含む、請求項１０に記載の積層ダイ半導体構成要素。
16. 前記複数の半導体ダイのそれぞれがグランド電位に弱くバイアスされるように適合される、請求項１０に記載の積層ダイ半導体構成要素。
17. 前記基板の内部構成要素制御接続部が、グランド電位を超える電位にバイアスされるように適合される、請求項１０に記載の積層ダイ半導体構成要素。
18. 前記複数の半導体ダイ間の接続部がマイクロボールを含む、請求項１０に記載の積層ダイ半導体構成要素。
19. 前記複数の半導体ダイ間の接続部がワイヤ・ボンドを含む、請求項１０に記載の積層ダイ半導体構成要素。
20. 前記複数の半導体ダイそれぞれの上の各復号回路が、内部制御信号入力接続部の異なるパターンを受け取る、請求項１０に記載の積層ダイ半導体構成要素。
21. 前記複数の半導体ダイのそれぞれの前記機能回路が同一の機能回路を含む、請求項１０に記載の積層ダイ半導体構成要素。
22. マイクロボールが、前記基板からの接続部を前記複数の半導体ダイのそれぞれに接続するために使用される、請求項１０に記載の積層ダイ半導体構成要素。
23. ワイヤ・ボンドが、前記基板からの接続部を前記複数の半導体ダイのそれぞれに接続するために使用される、請求項１０に記載の積層ダイ半導体構成要素。
24. ４つの半導体ダイを含む、請求項１０に記載の積層ダイ半導体構成要素。
25. 半導体ダイであって、
    イネーブル入力接続部を有する機能回路と、
    複数の外部制御信号入力接続部と、
    複数の内部制御信号入力接続部と、
    前記複数の内部制御信号入力接続部に結合された入力信号のパターンに基づいて、前記外部制御信号入力接続部の１つに結合された信号を前記機能回路イネーブル入力接続部ま
    で送る復号器手段とを含む、半導体ダイ。
26. 請求項２５に記載の半導体ダイを複数含む積層ダイ半導体構成要素。
27. 前記半導体構成要素の外部からの外部制御信号を前記外部制御信号入力接続部に結合する基台手段をさらに含む、請求項２６に記載の積層ダイ半導体構成要素。
28. 前記基台手段がさらに、第１の論理信号レベルを前記複数の半導体ダイの第１の半導体ダイ上の前記内部制御信号入力接続部に与える手段を含む、請求項２６に記載の積層ダイ半導体構成要素。

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