CN101253568B - 自识别堆叠晶粒半导体组件 - Google Patents

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Abstract

本发明描述一种半导体晶粒，其具有适合在堆叠晶粒半导体组件(例如，随机存取存储器组件)中使用的功能电路(例如，存储器阵列)和解码电路。所述解码电路允许堆叠晶粒结构中的个别晶粒自动确定其在所述堆叠中的方位或位置，并响应于此确定，基于晶粒间连接图案选择性地将一个或一个以上外部控制信号(例如，芯片选择和时钟启用信号)传递到所述解码电路的相关联功能电路。这种“自配置”能力允许均匀或一致地制造被指定用于规定功能性的所有晶粒(例如，一个存储器模块包含四个垂直对准的晶粒)。这又可减少制造堆叠晶粒组件的成本。

Description

自识别堆叠晶粒半导体组件
技术领域
本发明大体上涉及半导体装置，且更明确地说，涉及堆叠晶粒半导体装置，且涉及用于唯一地识别堆叠晶粒结构内的个别晶粒的方法。
背景技术
半导体装置通常由硅或砷化镓晶片通过涉及许多沉积、掩蔽、扩散、蚀刻和植入步骤的制造工艺而构造。每个制造流程产生里面形成有许多相同集成电路(“IC”)装置的晶片。在制造之后，将所述晶片分成个别单元或晶粒，其中每个晶粒包含一个IC装置。传统上，个别晶粒被包裹在模制物中，且电连接到从模制物突出的引线。最近，多个晶粒已经布置在单个包裹体中。在一个此类布置中，两个或两个以上晶粒垂直对准，并电互连以形成单个组件。将以此方式形成的组件称作使用堆叠晶粒或堆叠晶粒结构。
堆叠晶粒结构允许设计工程师增加系统的电路密度，即印刷电路板的每单位面积的电路的量。然而，在堆叠晶粒结构内，晶粒是可个别地选择的这一点可能很重要。举例来说，当多个存储器电路晶粒经堆叠以形成单个存储器组件时，每个晶粒被个别地激活或选择可能很重要。过去，已经通过使用熔丝、反熔丝和再分配层(“RDL”)重新映射来自堆叠内的每个晶粒的各种控制销(例如，芯片选择和/或时钟启用销)来提供此能力。虽然这些途径已经被证实是成功的，但它们要求规定给第一位置的晶粒(例如，堆叠中的最下面的晶粒)与规定给第二位置的晶粒(例如，堆叠中最上面的晶粒)以不同方式被处理。除以此方式处理晶粒的成本增加之外，彼此不同的晶粒必须被分离，且经由制造部分跟踪系统唯一地跟踪，从而进一步增加了常规堆叠晶粒装置的成本。提供经改进的堆叠晶粒结构将是有益的，所述经改进的堆叠晶粒结构利用以一致方式制造的晶粒，且其中此类晶粒将能够自动感测其在堆叠晶粒结构中的位置，使得所述晶粒是可个别地且唯一地选择的。
发明内容
本发明提供一种半导体晶粒，其具有适合在堆叠晶粒半导体组件中使用的功能电路和解码电路。所述解码电路允许堆叠晶粒结构中的个别晶粒确定其在所述堆叠中的方位或位置，并作为响应于，基于晶粒间连接图案选择性地将一个或一个以上外部控制信号传递到所述解码电路的相关联的功能电路。因此，可使用根据本发明的经一致处理或制造的半导体晶粒来组装堆叠半导体晶粒组件。
在一个实施例中，根据本发明的半导体晶粒包括：功能电路，其具有启用输入连接；多个外部控制信号连接，其用于接收晶粒的封装外部的控制信号；多个内部控制信号输入连接；以及解码电路。解码电路又包括：第一组输入，其耦合到外部控制信号输入连接；第二组输入，其耦合到内部控制信号输入连接；以及输出，其耦合到功能电路的启用输入连接。解码电路经配置以基于内部控制信号输入连接所提供的信号(其状态由晶粒间连接的图案确定)，将耦合到外部控制信号输入连接的信号路由到解码器的输出(且因此路由到功能电路的启用输入连接)。
在另一实施例中，根据本发明的多个已知合格晶粒(known good die)垂直堆叠且电耦合，以提供具有规定功能性的组件。说明性功能电路包括存储器阵列，说明性堆叠晶粒组件包括随机存取存储器组件，且说明性外部控制信号包括芯片选择和时钟启用信号。
附图说明
图1以框图形式展示根据本发明一个实施例的半导体晶粒。
图2以框图形式展示根据本发明一个实施例的图1的解码电路。
图3以框图形式展示根据本发明另一实施例的图1的解码电路。
图4以框图形式展示根据本发明一个实施例的堆叠晶粒组件。
具体实施方式
本发明描述包括一致制造的晶粒的堆叠晶粒结构，所述晶粒自动感测其在所述结构中的位置且可通过规定控制信号唯一地选择。呈现以下描述内容，以使半导体装置设计和制造领域的技术人员能够制作和使用如所主张的本发明，且在下文所论述的特定实例的上下文中提供以下描述内容，所属领域的技术人员将容易明了所述特定实例的变化。因此，所附权利要求书不希望受所揭示的实施例限制，而是应符合其与本文所揭示的原理和特征一致的最宽范围。
根据本发明，多个已知合格晶粒经堆叠并电耦合以提供具有规定功能性的组件，其中提供多个外部控制销，其允许唯一地选择/激活堆叠晶粒结构内的个别晶粒。在优选实施方案中，四个功能相同且一致制造的存储器晶粒被堆叠且互连。一种类型的示范性存储器装置是同步动态随机存取存储器(“SDRAM”)装置，例如由本文件的受让人设计并制造的SDRAM装置。然而，将了解，这仅构成可根据发明性概念使用的一种示范性类型的集成电路组件。可在不脱离所主张的主题的精神和范围的情况下，提供其它类型的集成电路装置(且不一定是存储器装置)。
参看图1，根据本发明一个实施例的晶粒100包括功能电路105，其具有外部控制连接110和晶粒连接115。举例来说，功能电路105可实施静态、动态或快闪存储器阵列，外部控制连接110可包含芯片选择和/或时钟启用输入，且晶粒连接115可包含功率、接地、地址和数据信号以及其它控制信号和晶粒测试连接。内部控制信号120表示根据本发明用来对解码电路125进行供应的信号路径。如本文所使用，“内部控制信号”是从目标组件内的电路(即，从所述组件内的个别晶粒)产生，且由所述电路使用的信号。解码电路125又控制将外部控制信号110中的哪一(些)外部控制信号供应到功能电路105的晶粒控制连接130(例如，芯片选择和/或时钟启用连接)。
一般来说，根据本发明在规定堆叠晶粒结构组件(例如，存储器组件)中使用的每个晶粒(例如，晶粒100)可被制造有相同的内部控制信号路径120；解码电路125；以及外部控制信号110、解码电路125与晶粒控制连接130之间的连接。在组件制造期间，堆叠中的第一晶粒及其邻近晶粒上的内部控制信号120之间的连接的图案确定到达每个晶粒上的解码电路125的输入。以此方式，且还在下文详细描述，解码电路125根据晶粒在堆叠结构中的位置，经由外部控制连接110将一个或一个以上信号输入唯一地传送到功能电路105。
参看图2，解码电路125包括解码器200和选择器205。在实践中，解码器200对其输入信号(内部控制信号120)的图案进行“解码”，以便致使选择器205经由晶粒控制连接130将其输入信号(经由外部控制连接110提供)中的一者传递到其功能电路(例如，电路105)。在一个实施例中，外部控制信号的数目与堆叠晶粒结构中的晶粒的数目一样多。举例来说，在堆叠晶粒存储器组件中，外部控制连接110可针对堆叠晶粒结构中的每个晶粒传送一个CHIP SELECT(芯片选择)信号。在此实施例中，晶粒控制连接130将提供单个CHIP SELECT信号。在另一实施例中，针对待向功能电路105提供的每个唯一控制信号存在一组外部控制连接。参看图3，例如，在堆叠晶粒存储器组件中，外部控制连接110可传送第一组CHIP SELECT信号300和第二组CLOCK ENABLE(时钟启用)信号305。每一组外部控制信号可分别驱动其自己的选择器310和315。每个选择器又供应单个输出信号(CHIP SELECT信号320和CLOCK ENABLE信号325)，其集合经由晶粒控制连接130运载到功能电路105。
相对于所描述的实施例，将认识到，选择器205、310和315充当N到1多路复用器，且内部控制信号的数目视待堆叠的晶粒的数目而定。举例来说，如果根据本发明的堆叠晶粒组件包括八(8)个晶粒，那么可存在少至三(3)个或多至八(8)个内部控制信号。
为了有助于使用根据本发明的一致处理的晶粒，将认识到，每个晶粒应使其内部控制信号在晶粒制造工艺期间以以下方式耦合：在并入到堆叠晶粒结构中时，向晶粒的解码器电路125提供初始值。在许多半导体装置环境下，使晶粒的连接垫偏置到弱接地电位是常见的。(“弱”，是指所述值可容易被晶粒的接地电位之上的电压电平超过)。使用此特征，根据本发明制造的晶粒上的每个内部控制信号可个别地耦合到弱接地电位。当这完成时，可通过在组件制造时间对晶粒进行互连的方式(见下文的论述)来设置、确定或规定到达每个晶粒的解码器200的最终输入。这又允许每个晶粒的解码电路125唯一地选择或启用其功能电路105，而不管其在堆叠晶粒结构中的位置如何。即，根据本发明的晶粒自动确定其在堆叠晶粒结构内的方位，并基于所述方位来激活、启用或选择其功能电路。因此，根据本发明的堆叠晶粒组件不要求通过(例如)额外半导体处理步骤或后处理操作(例如形成再分配层)对其组成晶粒进行处理以包含唯一信号重新映射特征。
举例来说，考虑图4，其中使用根据本发明一个实施例的堆叠晶粒结构400的存储器组件包含印刷电路板(“PCB”)衬底405、第一晶粒(DIE0)410、第二晶粒(DIE1)415、第三晶粒(DIE2)420以及第四晶粒(DIE3)425。在此实施例中，结构400利用微球430(小焊料珠)对不同的晶粒进行互连，所述晶粒中的每一者包含贯穿晶片互连通孔435。将认识到，衬底405用于其中放置有堆叠晶粒与堆叠晶粒结构400的物理封装之间提供结构支撑和电连接性。说明性PCB衬底材料包含(但不限于)FR2、FR4和塑料，例如Rogers4000、RogersDuroid、DuPont
Figure 2006800318361_2
Teflon(型号GT和GX)、聚酰亚胺、聚苯乙烯和交联的聚苯乙烯。将进一步认识到，可使用除贯穿晶片互连和微球之外的技术来完成晶粒间连接，所述技术例如为线接合、倒装芯片或这些和其它技术的组合。另外，可能需要或有必要(视所使用的晶粒和衬底的类型而定)在每个晶粒之间包含间隔物或接合层(例如环氧树脂)。
如所说明，外部控制连接110传送CHIP SELECT 0(CS0)、CHIP SELECT 1(CS1)、CHIP SELECT 2(CS2)以及CHIP SELECT 3(CS3)信号。类似地，内部控制信号120包括STACK ENABLE(堆叠启用)0(STE0)、STACK ENABLE 1(STE1)、STACKENABLE 2(STE2)以及STACK ENABLE 3(STE3)信号。如图所示，PCB衬底405上的堆叠启用连接STE0-STE3中的每一者电耦合到电压源440。当结合(在晶粒制造工艺期间)连接每个晶粒的内部控制信号的连接垫完成此操作以使得其偏置到弱接地电位时，允许内部控制信号晶粒间连接图案(例如，微球和非连接445，450和455)提供到达每个晶粒上的每个解码电路的输入信号的唯一集合，且因此，允许根据外部控制连接110唯一地选择晶粒。
假定图4的说明性晶粒间连接图案，表1描述解码电路125的功能操作。所属领域的一般技术人员将了解，表1中所表达的“逻辑”足以界定根据本发明的解码电路125的操作。虽然这么说，但所属领域的一般技术人员还将容易明了，所说明的逻辑并非是唯一可能的逻辑。根据本发明，可使用向每个晶粒的解码电路125提供一组唯一内部控制输入120的任何晶粒间连接性图案。表1仅表示一种可能的图案。
表1.说明性解码电路功能
  STE0   STE1   STE2   STE3   选定的晶粒
  1   1   1   1   DIE0
  1   0   1   1   DIE1
  1   0   1   0   DIE2
  1   0   0   0   DIE3
本发明的益处包含能够在堆叠晶粒结构中的任何位置使用根据本发明而制造的任何晶粒。通过选择性地互连堆叠中的晶粒之间的内部控制信号路径，每个晶粒的解码电路可唯一地选择、激活或启用其相关联的功能电路。因此，可由以一致方式制造的晶粒——因为规定堆叠晶粒组件中使用的所有晶粒是相同的，在制造时间期间不需要特殊处理(例如，形成再分配层)或额外跟踪唯一部分——来组装根据本发明的堆叠晶粒结构组件。这又减少了制造此类组件的成本，并通过消除处理步骤而改进了总良率。(将认识到，与实施功能电路105所需的电路的量(例如，晶体管的数目)相比，实施解码电路125所需的电路的量是最小的。
在不脱离所附权利要求书的范围的情况下，所说明的实施例的材料、组件和电路元件的各种改变是可能的。举例来说，根据本发明的堆叠晶粒结构不限于图4的说明性四晶粒组件。类似地，使用根据本发明的堆叠晶粒的组件不限于利用如图4中所说明的单组外部控制信号。举例来说，根据本发明的SDRAM堆叠晶粒组件中的每个晶粒可选择性地将CHIP SELECT和CLOCK ENABLE信号两者传递到其各自的功能电路(例如，见图3)。所属领域的一般技术人员将容易明了实施不同功能电路的晶粒的控制信号的其它组合。另外，根据本发明的堆叠晶粒结构不限于存储器组件，甚至也不限于使用具有相同功能电路(例如，图1中的元件105)的晶粒。只要具有不同功能电路的晶粒经制造以便以本文所述的方式包含解码电路和内部控制信号，就可使用具有不同功能电路的晶粒来组装根据本发明的堆叠晶粒组件。

Claims (27)

1.一种半导体晶粒，其包括：
功能电路，其具有启用输入连接；
多个外部控制信号输入连接；
多个内部控制信号输入连接；以及
解码电路，其具有耦合到所述外部控制信号输入连接的第一多个输入、耦合到所述内部控制信号输入连接的第二多个输入以及耦合到所述启用输入连接的输出，其中所述解码电路适合于基于耦合到所述内部控制信号输入连接的信号，将耦合到所述外部控制信号输入连接的一个信号耦合到所述输出，且其中耦合到所述内部控制信号输入连接的所述信号指示所述半导体晶粒在堆叠晶粒结构中的方位。
2.根据权利要求1所述的半导体晶粒，其中所述功能电路包括存储器阵列。
3.根据权利要求2所述的半导体晶粒，其中所述存储器阵列包括随机存取存储器阵列。
4.根据权利要求2所述的半导体晶粒，其中所述多个外部控制信号输入连接中的每一者适合于接收CHIP SELECT信号。
5.根据权利要求2所述的半导体晶粒，其中所述多个外部控制信号输入连接中的每一者适合于接收CLOCK ENABLE信号。
6.根据权利要求2所述的半导体晶粒，其中第一多个所述外部控制信号输入连接适合于接收CHIP SELECT信号，且第二多个所述外部控制信号输入连接适合于接收CLOCK ENABLE信号。
7.根据权利要求6所述的半导体晶粒，其中所述启用输入连接包括两个连接，一个适合于接收CHIP SELECT信号，且一个适合于接收CLOCK ENABLE信号。
8.根据权利要求1所述的半导体晶粒，其中所述内部控制信号输入连接中的每一者进一步耦合到所述半导体晶粒的衬底。
9.根据权利要求8所述的半导体晶粒，其中所述衬底适合于偏置到弱接地电位。
10.一种堆叠晶粒半导体组件，其包括：
衬底，其具有多个外部组件控制连接和多个内部组件控制连接；以及
大体上垂直布置在所述衬底上方的多个半导体晶粒，其每一者包含-功能电路，其具有启用输入连接，
多个外部控制信号输入连接，其每一者耦合到所述衬底的所述外部组件控制连接中的一者，
多个内部控制信号输入连接，以及
解码电路，其具有：第一多个输入，每一输入耦合到所述外部控制信号输入连接中的一者；第二多个输入，每一输入耦合到所述内部控制信号输入连接中的一者；以及输出，所述输出耦合到所述功能电路的所述启用输入连接，其中所述解码电路适合于基于耦合到所述解码电路的所述内部控制信号输入连接的信号将耦合到所述外部控制信号输入连接的一个信号耦合到所述输出，且其中耦合到所述内部控制信号输入连接的所述信号指示所述半导体晶粒在堆叠晶粒结构中的方位。
11.根据权利要求10所述的堆叠晶粒半导体组件，其中所述半导体组件包括存储器组件。
12.根据权利要求11所述的堆叠晶粒半导体组件，其中所述存储器组件包括随机存取存储器组件。
13.根据权利要求10所述的堆叠晶粒半导体组件，其中所述外部组件控制连接包括CHIP SELECT信号连接。
14.根据权利要求13所述的堆叠晶粒半导体组件，其中所述外部组件控制连接包括CLOCK ENABLE信号连接。
15.根据权利要求10所述的堆叠晶粒半导体组件，其中所述多个半导体晶粒中的每一者适合于偏置到弱接地电位。
16.根据权利要求10所述的堆叠晶粒半导体组件，其中所述衬底的内部组件控制连接适合于偏置到高于接地电位的电位。
17.根据权利要求10所述的堆叠晶粒半导体组件，其中所述多个半导体晶粒之间的连接包括微球。
18.根据权利要求10所述的堆叠晶粒半导体组件，其中所述多个半导体晶粒之间的连接包括线接合。
19.根据权利要求10所述的堆叠晶粒半导体组件，其中所述多个半导体晶粒中的每一者上的每个解码电路接收不同图案的内部控制信号输入连接。
20.根据权利要求10所述的堆叠晶粒半导体组件，其中所述多个半导体晶粒中的每一者的所述功能电路包括相同的功能电路。
21.根据权利要求10所述的堆叠晶粒半导体组件，其中使用微球将来自所述衬底的连接耦合到所述多个半导体晶粒中的每一者。
22.根据权利要求10所述的堆叠晶粒半导体组件，其中使用线接合将来自所述衬底的连接耦合到所述多个半导体晶粒中的每一者。
23.根据权利要求10所述的堆叠晶粒半导体组件，其包括四(4)个半导体晶粒。
24.一种半导体晶粒，其包括：
功能电路，其具有启用输入连接；
多个外部控制信号输入连接；
多个内部控制信号输入连接；以及
解码器，其用于基于耦合到所述多个内部控制信号输入连接的输入信号的图案，将耦合到所述外部控制信号输入连接中的一者的信号路由到所述功能电路启用输入连接，其中耦合到所述多个内部控制信号输入连接的所述输入信号的图案指示所述半导体晶粒在堆叠晶粒结构中的方位。
25.一种堆叠晶粒半导体组件，其包括多个如权利要求24所述的半导体晶粒。
26.根据权利要求25所述的堆叠晶粒半导体组件，其进一步包括基座，所述基座用于将来自所述半导体组件外部的外部控制信号耦合到所述外部控制信号输入连接。
27.根据权利要求26所述的堆叠晶粒半导体组件，其中所述基座进一步包括用于向多个所述半导体晶粒中的最底下的晶粒上的所述内部控制信号输入连接提供第一逻辑信号电平的构件。
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