TWI474331B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TWI474331B
TWI474331B TW99117928A TW99117928A TWI474331B TW I474331 B TWI474331 B TW I474331B TW 99117928 A TW99117928 A TW 99117928A TW 99117928 A TW99117928 A TW 99117928A TW I474331 B TWI474331 B TW I474331B
Authority
TW
Taiwan
Prior art keywords
data
input
circuit
selection circuit
hole
Prior art date
Application number
TW99117928A
Other languages
English (en)
Other versions
TW201117220A (en
Inventor
Ichiki Homma
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of TW201117220A publication Critical patent/TW201117220A/zh
Application granted granted Critical
Publication of TWI474331B publication Critical patent/TWI474331B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

半導體裝置
本發明關於半導體裝置，特別關於可以實現3維積層晶片間之良好效率之存取的邏輯構成方法者。
欲提升資訊處理裝置或設於資訊處理裝置內之處理器或記憶體之性能時，資訊處理裝置或處理器、記憶體所使用之半導體裝置之集積度之提升之同時，可以良好效率進行資料傳送之邏輯方式乃重要者。關於半導體裝置之集積度之提升，近年來，將複數個半導體晶片予以積層，將各半導體晶片間藉由介面電極之貫穿孔予以連接，據以達成垂直方向之集積度提升的所謂3維積層技術被提案。依此則，無須大幅增加半導體晶片單位之尺寸，可以確保高良品率之同時，能實現更進一步之集積度提升。
關於此種3維積層技術習知有例如專利文獻1揭示之半導體記憶裝置。專利文獻1揭示之半導體記憶裝置，係在介面晶片積層搭載複數個記憶體晶片，於各記憶體晶片之貫穿導孔(via)路徑上分別設置閂鎖器電路，藉由使用該閂鎖器電路之管線(pipiline)動作來進行資料傳送者。
專利文獻1：特開2006-330974號公報
圖2表示在作為本發明前提被檢討之半導體裝置中，使用3維積層的邏輯構成方法之一例之概略圖。圖2之半導體裝置係反映專利文獻1之技術者，係將複數個記憶體晶片100、200、300、400，在用於控制記憶體資料之輸出入的I/O晶片10進行3維積層，而構成大容量記憶體裝置之例。如該例所示，將複數個記憶體晶片積層而構成大容量記憶體裝置時，通常採取使用交錯方式(interleave)等將資料均等分散、配置至各記憶體晶片之手法。，例如，於圖2，可考慮將8位元組(byte)單位之資料每2位元組分散、配置至4個記憶體晶片之手法。
I/O晶片10係被積層於該大容量記憶體裝置之底部，係由以下構成：暫時保存來自記憶體之讀出資料的讀出緩衝器21；暫時保存對記憶體之寫入資料的寫入緩衝器22；及傳送控制邏輯30，用於送出傳送控制信號35俾對各記憶體晶片進行資料傳送之控制。
又，記憶體晶片100、200、300、400係於I/O晶片10之上部依序被施予3維積層。以記憶體晶片100為例，記憶體晶片係由以下構成：用於保存記憶體資料的記憶體核心部101及其之控制及資料傳送之取入、保持的記憶體核心控制邏輯102；FT選擇器121，其依據FT(擷取)選擇信號131而選擇來自記憶體核心部101或上位層晶片之讀出資料；FT緩衝器111，用於暫時保存FT選擇器121之輸出；ST(儲存)緩衝器112，用於暫時保存來自下位層晶片之寫入資料；ST選擇器122，依據ST選擇信號132，針對該輸出，選擇對記憶體核心部101或上位層晶片之寫入資料之傳送對象；及輸出入控制邏輯130，依據傳送控制信號35來控制FT選擇信號131及ST選擇信號132。另外，其他之記憶體晶片200、300、400亦為同樣構成。
圖3表示於圖2之半導體裝置之記憶體之讀出資料傳送流程之序列。於時序t0由I/O晶片10對記憶體晶片100、200、300、400(以下稱記憶體晶片群)送出記憶體核心讀出要求。接受此之記憶體核心部101、201、301、401則於時序t1分別將讀出資料DT1、DT2、DT3、DT4予以輸出。
另外，I/O晶片10內之傳送控制邏輯30，係於時序t1對記憶體晶片群送出傳送控制信號35，以使讀出資料DT1～DT4分別被傳送至FT緩衝器111、211、311、411(以下稱FT緩衝器群)的方式，來控制輸出入控制邏輯130、230、330、430(以下稱輸出入控制邏輯群)。接受此之輸出入控制邏輯群，係使用FT選擇信號131、231、331、431來控制FT選擇器121、221、321、421(以下稱FT選擇器群)，而於時序t2將讀出資料DT1～DT4傳送至FT緩衝器群。
之後，傳送控制邏輯30，為使FT緩衝器群之資料依序傳送至讀出緩衝器21，於時序t2，介由傳送控制信號35對記憶體晶片群內之輸出入控制邏輯群進行控制以使FT選擇器群選擇來自上位層之傳送資料。如此則，於時序t3，分別藉由管線(pipeline)狀將FT緩衝器411之讀出資料傳送至FT緩衝器311，將FT緩衝器311之讀出資料傳送至FT緩衝器211，將FT緩衝器211之讀出資料傳送至FT緩衝器111，將FT緩衝器111之讀出資料傳送至用於儲存讀出緩衝器21內之DT1的部分。
以下同樣地以使管線狀傳送被重複的方式，於時序t3～t5，傳送控制邏輯30係藉由控制FT選擇器群，而使傳送資料(DT2～DT4)分別被傳送至用於儲存讀出緩衝器21內之DT2～DT4的部分。如此則，最後讀出資料DT1～DT4會於時序t6全部被傳送至讀出緩衝器21。
其中，對讀出資料DT1～DT4欲以最速時序將次一讀出資料傳送至讀出緩衝器21時，傳送控制邏輯30係於時序t4對記憶體晶片群送出傳送控制信號35，以使讀出資料DT11～DT14被傳送至FT緩衝器群的方式進行輸出入控制邏輯群之控制。輸出入控制邏輯群，係接受此而和上述說明同樣進行FT選擇器之控制，於時序t6將讀出資料DT11～DT14傳送至FT緩衝器群。上述時序之所以最速之理由在於，在前回之讀出資料DT1～DT4之傳送中，FT緩衝器111係直至時序t5為止被使用，讀出資料DT11～DT14能被傳送至FT緩衝器111乃為時序t6以後。
接著，I/O晶片10內之傳送控制邏輯30，為能將FT緩衝器群之資料依序傳送至讀出緩衝器21，而於時序t6，介由傳送控制信號35對記憶體晶片群內之輸出入控制邏輯群，以使FT選擇器群選擇來自上位層之傳送資料的方式進行控制。如此則，分別以管線狀將FT緩衝器411之讀出資料傳送至FT緩衝器311，將FT緩衝器311之讀出資料傳送至FT緩衝器211，將FT緩衝器211之讀出資料傳送至FT緩衝器111，將FT緩衝器111之讀出資料傳送至讀出緩衝器21內之用於儲存DT11的部分。
以下同樣重複進行管線狀傳送，而於時序t7～t9，藉由傳送控制邏輯30之控制FT選擇器群，使傳送資料(DT12～DT14)分別被傳送至用於儲存讀出緩衝器21內之DT12～DT14的部分。如此則，讀出資料DT11～DT14最終會於時序t10全被傳送至讀出緩衝器21。
圖4係表示於圖2之半導體裝置中，記憶體之寫入資料傳送之流程的序列圖。為使寫入緩衝器22準備之寫入資料DT1～DT4傳送至記憶體晶片群，傳送控制邏輯30係於時序t1對記憶體晶片群送出傳送控制信號35，以使寫入資料DT4被傳送至ST緩衝器112的方式來控制輸出入控制邏輯群。輸出入控制邏輯群係接受其而使用ST選擇信號132、232、332、432進行ST選擇器122、222、322、422(以下稱ST選擇器群)之控制，於時序t2將寫入資料DT4傳送至ST緩衝器112。
之後，傳送控制邏輯30，為使ST緩衝器112內之寫入資料DT4傳送至上位層之記憶體晶片200內之ST緩衝器212，使寫入緩衝器22內之寫入資料DT3傳送至ST緩衝器112，而於時序t2進行輸出入控制邏輯群之控制。接受其之輸出入控制邏輯群係進行ST選擇器群之控制，分別於時序t3將寫入資料DT4傳送至ST緩衝器212，將寫入資料DT3傳送至ST緩衝器112。
以下重複進行同樣之控制，而於時序t5將寫入資料DT1～DT4分別傳送至記憶體晶片群。最後，於時序t5由I/O晶片10對記憶體晶片群送出記憶體核心寫入要求。接受其之記憶體核心部101、201、301、401係分別於時序t6將寫入資料DT1、DT2、DT3、DT4予以寫入。
於此，針對寫入資料DT1～DT4欲以最速之時序將次一寫入資料DT1～DT4傳送至ST緩衝器112、212、312、412(以下稱ST緩衝器群)時，傳送控制邏輯30係於時序t5對記憶體晶片群送出傳送控制信號35，以使寫入資料DT14被傳送至ST緩衝器112的方式進行輸出入控制邏輯群之控制。接受其之輸出入控制邏輯群係進行ST選擇器群之控制，分別於時序t6將寫入資料DT14傳送至ST緩衝器112。上述時序之所以最速之理由在於，在前回之寫入資料DT1～DT4之傳送中，ST緩衝器112係被使用直至時序t5為止，寫入資料DT11～DT14之可以被傳送至ST緩衝器112乃在時序t6之後。
之後，傳送控制邏輯30，為使ST緩衝器112內之寫入資料DT14傳送至上位層之記憶體晶片200內之ST緩衝器212，使寫入緩衝器22內之寫入資料DT13傳送至ST緩衝器112，而於時序t6進行輸出入控制邏輯群之控制。接受其之輸出入控制邏輯群係進行ST選擇器群之控制，分別於時序t7將寫入資料DT14傳送至ST緩衝器212，將寫入資料DT13傳送至ST緩衝器112。
以下重複進行同樣之控制，而於時序t9將寫入資料DT11～DT14分別傳送至記憶體晶片群。最後，於時序t9由I/O晶片10對記憶體晶片群送出記憶體核心寫入要求。接受其之記憶體核心部101、201、301、401係分別於時序t10將寫入資料DT11、DT12、DT13、DT14予以寫入。
但是，如使用圖3之說明所示，圖2之半導體裝置，欲將讀出資料連續傳送至讀出緩衝器時，相對於讀出資料DT1～DT4之傳送完了時序t6，次一讀出資料DT11～DT14之傳送完了，即使在最速之情況下亦成為時序t10，因此僅於4時序(4週期)之各個始能取得讀出資料。另外，同樣地，如使用圖4之說明所示，欲將寫入資料連續寫入記憶體核心部時，相對於寫入資料DT1～DT4之寫入完了時序t6，次一寫入資料DT11～DT14之寫入完了，即使在最速之情況下亦成為時序t10，因此僅於4時序(4週期)之各個始能進行寫入資料之寫入。
如上述說明，習知藉由管線狀傳送資料之邏輯構成方法中，欲連續處理讀出資料時，或欲連續處理寫入資料時，僅能於4週期之各個進行處理，記憶體裝置全體之傳送效率(through-put)無法提升之問題存在。此例中，積層之晶片數為4個，因此處理之作業效率被限制於4週期之各個，但是積層之晶片數再度增加時，對應於晶片數，處理之作業效率更為降低。
本發明目的之一在於提供，在上述3維積層晶片間之資料傳送之中，可以實現高傳送效率的半導體裝置。本發明之上述以及其他目的及新穎特徵可由本說明書之記述及附加圖面予以理解。
本發明之代表性實施形態之概要簡單說明如下。
本實施形態之半導體裝置，係取代習知技術中配置為管線狀之FT緩衝器，改為在各晶片內設置選擇器，該選擇器係用於選擇：來自FT緩衝器之傳送資料，或者來自上位或下位層之傳送資料之其中一方者，以使該選擇器之輸出成為上位或下位層晶片中之該選擇器之輸入的方式，使各晶片內之選擇器成為附屬連接者。或者，取代配置為管線狀之ST緩衝器，改為在各晶片內設置分歧選擇器，該分歧選擇器係用於選擇：對ST緩衝器之傳送路徑，或者對上位或下位層之傳送路徑之其中一方者，以使該分歧選擇器對上位或下位層之傳送路徑，成為上位或下位層晶片中之該分歧選擇器之輸入的方式，使各晶片內之分歧選擇器成為附屬連接者。
如此則，各晶片內之FT緩衝器，可以分別獨立對I/O晶片內之讀出緩衝器進行傳送，另外，I/O晶片內之寫入緩衝器，亦可以分別獨立對各晶片內之ST緩衝器進行傳送。因此，可使互為附屬連接之選擇器或分歧選擇器所構成之傳送路徑，相對於在各晶片內進行特定動作之電路部(例如記憶體電路、運算電路、或成為彼等之輸出入緩衝器的ST緩衝器、FT緩衝器等)之動作時脈，同步於獨立、而且更高速之時脈而動作，可以實現高傳送效率。
以下依據圖面說明本發明實施形態。又，實施形態說明之全圖中同一構件原則上附加同一符號，而省略重複說明。
圖1表示本發明之一實施形態之半導體裝置之構成之一例之概略圖。於圖1，複數個記憶體晶片100、200、300、400，係於控制記憶體資料之輸出入的I/O晶片10被施予3維積層，而構成大容量記憶體裝置之例。如該例所示，將複數個記憶體晶片積層構成大容量記憶體裝置時，通常係使用交錯方式(interleave)等將資料均等分散、配置於各記憶體晶片之方法。例如本實施形態中可考慮將8位元組單位之資料以各2位元組分散、配置於4個記憶體晶片之方法。
I/O晶片10，係由以下構成：積層於該大容量記憶體裝置之底部，暫時保存來自記憶體之讀出資料的讀出緩衝器21；暫時保存對記憶體之寫入資料的寫入緩衝器22；及傳送控制邏輯30，用於送出傳送控制信號35而對各記憶體晶片進行資料傳送之控制。
又，記憶體晶片100、200、300、400係於I/O晶片10之上部依序被施予3維積層。以記憶體晶片100為例，記憶體晶片100係由以下構成：用於保存記憶體資料的記憶體核心部101及其之控制及資料傳送之取入、保持的記憶體核心控制邏輯102；FT選擇器121，其依據FT(擷取)選擇信號131而選擇來自FT緩衝器111或上位層晶片之讀出資料，將其輸出傳送至下位層晶片；ST選擇器122，依據ST選擇信號132，針對來自下位層晶片之資料之傳送對象，予以選擇為ST緩衝器112或上位層晶片之其中一方；及輸出入控制邏輯130，依據傳送控制信號35來控制FT選擇信號131及ST選擇信號132。另外，其他之記憶體晶片200、300、400亦為同樣構成。
圖5表示圖1之半導體裝置之中，以一部分晶片為例之包含貫穿導孔之構成例之概略圖。以記憶體晶片100之讀出路徑為例時，經由貫穿導孔141r而來自上位層晶片之讀出資料，係被連接於FT選擇器121之輸入之一。FT選擇器121所輸出之讀出資料，係經由貫穿導孔141t被傳送至下位層晶片。另外，以記憶體晶片100之寫入路徑為例時，經由貫穿導孔142r而來自下位層晶片之寫入資料，係被傳送至ST選擇器122，該ST選擇器122之輸出之一係經由貫穿導孔142t被連接於上位層晶片。另外，以記憶體晶片100之傳送控制路徑為例時，經由貫穿導孔152r由下位層晶片被傳送而來之傳送控制信號35，係於記憶體晶片100內被分配至輸出入控制邏輯130及對上位層之傳送路徑、亦即貫穿導孔152t。
彼等貫穿導孔141r、141t、或142r、142t、152r、152t，係分別獨立者，成為在2個貫穿導孔間被構成邏輯之構造。另外，關於記憶體晶片200，亦和記憶體晶片100中之貫穿導孔141r、141t、142r、142t、152r、152t同樣，具備貫穿導孔241r、241t、242r、242t、252r、252t。
另一方面，I/O晶片10之貫穿導孔41r、42t、52t，係分別被連接於讀出緩衝器21之輸入、寫入緩衝器22之輸出，傳送控制邏輯30之輸出。將彼等記憶體晶片100、200及I/O晶片10予以積層時，貫穿導孔141t與41r、142r與42t、152r與52t、141r與241t、142t與242r、152t與252r係分別被連接，如此而構成大容量記憶體裝置。
圖6表示圖1之半導體裝置之中，記憶體之讀出資料傳送之流程之序列圖。被供給至I/O晶片10之時脈(I/O晶片時脈)，和被供給至記憶體晶片群之時脈比較為4倍之高速，其時序分別以t0、t1、t2、‧‧‧‧表示。另外，被供給至各記憶體晶片100、200、300、400之時脈(記憶體晶片時脈)，雖為同一頻率，但具備分別獨立、不同之相位，彼等時序分別以T10、T11、‧‧‧、T20、T21、‧‧‧、T30、T31、‧‧‧T40、T41、‧‧‧表示。各時脈t0、t1、t2、‧‧‧‧與T10、T11、‧‧‧、T20、T21、‧‧‧、T30、T31、‧‧‧T40、T41、‧‧‧之時序上關係係如圖6所示，使t0與T10、t1與T20、t2與T30、t3與T40分別成為同一時序的方式，來調整相位。
於此，各記憶體晶片內之邏輯以記憶體晶片100為例時，記憶體核心部101、記憶體核心控制邏輯102、FT緩衝器111及ST緩衝器112係和記憶體晶片時脈T10、T11、‧‧‧同步動作，其餘之邏輯、亦即FT選擇器121、ST選擇器122、FT選擇信號131、ST選擇信號132及輸出入控制邏輯130則和I/O晶片時脈t0、t1、‧‧‧同步動作。此乃因為FT選擇器121、ST選擇器122、FT選擇信號131、ST選擇信號132及輸出入控制邏輯130均於內部未具備需要時脈之正反器，即使不同步於記憶體晶片時脈亦可以動作。
於圖6，首先，於時序t7由I/O晶片10對記憶體晶片群送出記憶體核心讀出要求。為設定全部記憶體晶片群成為可受信，該記憶體核心讀出要求係於時序t7～時序t10之期間繼續被送出。接受該要求，記憶體核心部101、201、301、401係分別於該記憶體核心讀出要求被送出之後，於該記憶體核心部進行動作之記憶體晶片時脈，以最短之時序(例如記憶體核心部101之情況下為時序T12，記憶體核心部201之情況下為時序T22、‧‧‧)分別將讀出資料DT1、DT2、DT3、DT4予以輸出。讀出資料DT1、DT2、DT3、DT4係分別於次一時序例如DT1之情況下為時序T13，DT2之情況下為時序T23、‧‧‧，被傳送至各記憶體晶片之FT緩衝器111、211、311、411。
之後，傳送控制邏輯30，係於時序t12，介由傳送控制信號35針對記憶體晶片100內之輸出入控制邏輯130進行FT選擇信號131之控制以使FT選擇器121選擇來自FT緩衝器111之傳送資料。如此則，FT緩衝器111之讀出資料將被傳送至讀出緩衝器21內之儲存DT1之部分。之後，傳送控制邏輯30，係於時序t13，介由傳送控制信號35進行FT選擇信號131之控制，以使FT選擇器121選擇來自上位層晶片之傳送資料，另外，針對記憶體晶片200內之輸出入控制邏輯230進行FT選擇信號231之控制，以使FT選擇器221選擇來自FT緩衝器211之傳送資料。如此則，FT緩衝器211之讀出資料將被傳送至讀出緩衝器21內之儲存DT2之部分。
以下藉由和上述同樣之控制，於時序t14使DT3，於時序t15使DT4分別被傳送至讀出緩衝器21內之儲存DT3、DT4之部分。
針對讀出資料DT1～DT4欲以最速時序將次一讀出資料傳送至讀出緩衝器21時，係於時序t11由I/O晶片10對記憶體晶片群送出記憶體核心讀出要求。欲設定全部記憶體晶片群成為可受信時，該記憶體核心讀出要求係於時序t11～時序t14之期間繼續被送出。接受該要求，記憶體核心部101、201、301、401係分別於該記憶體核心讀出要求被送出之後，於該記憶體核心部進行動作之記憶體晶片時脈，以最短之時序(例如記憶體核心部101之情況下為時序T13，記憶體核心部201之情況下為時序T23、‧‧‧)分別將讀出資料DT11、DT12、DT13、DT14予以輸出。讀出資料DT11、DT12、DT13、DT14係分別於次一時序例如DT11之情況下為時序T14，DT12之情況下為時序T24、‧‧‧，被傳送至各記憶體晶片之FT緩衝器111、211、311、411。
上述時序之所以最速之理由在於，在前次之讀出資料DT1之傳送中，FT緩衝器111直至時序T13為止被使用，讀出資料DT11能被傳送至FT緩衝器111乃在時序T14以後。關於其他之讀出資料DT12、DT13、DT14亦同樣，能被傳送至FT緩衝器211、311、411乃在時序T24、T34、T44以後。
之後，傳送控制邏輯30，係於時序t16，介由傳送控制信號35針對記憶體晶片100內之輸出入控制邏輯130進行FT選擇信號131之控制以使FT選擇器121選擇來自FT緩衝器111之傳送資料。如此則，FT緩衝器111之讀出資料將被傳送至讀出緩衝器21內之儲存DT11之部分。之後，傳送控制邏輯30，係於時序t17，介由傳送控制信號35進行FT選擇信號131之控制，以使FT選擇器121選擇來自上位層晶片之傳送資料，另外，針對記憶體晶片200內之輸出入控制邏輯230進行FT選擇信號231之控制，以使FT選擇器221選擇來自FT緩衝器211之傳送資料。如此則，FT緩衝器211之讀出資料將被傳送至讀出緩衝器21內之儲存DT12之部分。
以下藉由和上述同樣之控制，於時序t18使DT13，於時序t19使DT14分別被傳送至讀出緩衝器21內之儲存DT13、DT14之部分。
依據上述說明之圖1、6之例，於讀出緩衝器，記憶體晶片群之讀出資料備齊之時序，最初之讀出資料DT1～DT4為時序t15，次一讀出資料DT11～DT14為時序t19。此就I/O晶片時脈之t0、t1、t2、‧‧‧為各記憶體晶片時脈之4倍高速動作加以考慮時，由各記憶體晶片時脈看時意味著讀出資料係以1時序(1週期)之間隔被備齊。因此，於圖1之構成例與圖2之構成例，設定記憶體晶片時脈之速度成為同一時，和圖2之構成例比較，圖1之構成例可實現4倍之效率。
圖7表示圖1之半導體裝置之中，記憶體之寫入資料傳送之流程之序列圖。被供給至I/O晶片10之時脈(I/O晶片時脈)，係被供給至記憶體晶片群之時脈之4倍高速，其時序分別以t0、t1、t2、‧‧‧‧表示。另外，被供給至各記憶體晶片100、200、300、400之時脈(記憶體晶片時脈)，雖為同一頻率，但具備分別獨立、不同之相位，彼等時序分別以T10、T11、‧‧‧、T20、T21、‧‧‧、T30、T31、‧‧‧T40、T41、‧‧‧表示。各時脈t0、t1、t2、‧‧‧‧與T10、T11、‧‧‧、T20、T21、‧‧‧、T30、T31、‧‧‧T40、T41、‧‧‧之時序上關係係如圖7所示，使t0與T10、t1與T20、t2與T30、t3與T40分別成為同一時序的方式，來調整相位。
於此，各記憶體晶片內之邏輯以記憶體晶片100為例時，記憶體核心部101、記憶體核心控制邏輯102、FT緩衝器111及ST緩衝器112係和記憶體晶片時脈T10、T11、‧‧‧同步動作，其餘之邏輯、亦即FT選擇器121、ST選擇器122、FT選擇信號131、ST選擇信號132及輸出入控制邏輯130則和I/O晶片時脈t0、t1、‧‧‧同步動作。此乃因為FT選擇器121、ST選擇器122、FT選擇信號131、ST選擇信號132及輸出入控制邏輯130均於內部未具備需要時脈之正反器，即使不同步於記憶體晶片時脈亦可以動作。
於圖7，首先，欲將寫入緩衝器22準備之寫入資料傳送至ST緩衝器群，傳送控制邏輯30，係於時序t7，介由傳送控制信號35針對記憶體晶片100內之輸出入控制邏輯130進行ST選擇信號132之控制，以使ST選擇器122對ST緩衝器112送出傳送資料。如此則，讀出緩衝器21內之寫入資料DT1將被傳送至ST緩衝器112。之後，傳送控制邏輯30，係於時序t8，介由傳送控制信號35進行ST選擇信號132之控制，以使ST選擇器122對上位層晶片送出傳送資料，另外，針對記憶體晶片200內之輸出入控制邏輯230進行ST選擇信號232之控制，以使ST選擇器222對ST緩衝器212送出傳送資料。如此則，寫入緩衝器22內之DT2將被傳送至ST緩衝器212。以下藉由和上述同樣之控制，於時序t9使DT3，於時序t10使DT4分別被傳送至ST緩衝器312、412。
最後，於時序t11由I/O晶片10對記憶體晶片群送出記憶體核心寫入要求。為設定全部記憶體晶片群成為可受信，該記憶體核心寫入要求係於時序t11～時序t14之期間繼續被送出。接受該要求，記憶體核心部101、201、301、401係分別於該記憶體核心寫入要求被送出之後，於該記憶體核心部進行動作之記憶體晶片時脈，以最短之時序(例如記憶體核心部101之情況下為時序T13，記憶體核心部201之情況下為時序T23、‧‧‧)分別將傳送至ST緩衝器112、212、312、412之寫入資料DT1、DT2、DT3、DT4寫入記憶體核心部101、201、301、401。
針對寫入資料DT1～DT4欲以最速時序將次一寫入資料DT1～DT14傳送至記憶體晶片群時，傳送控制邏輯30，係於時序t11，介由傳送控制信號35針對記憶體晶片100內之輸出入控制邏輯130進行ST選擇信號132之控制，以使ST選擇器122對ST緩衝器112送出傳送資料。如此則，寫入緩衝器22內之寫入資料DT11將被傳送至ST緩衝器112。上述時序之所以最速之理由在於，在前次之寫入資料DT1～DT4之傳送中，寫入緩衝器22直至時序t10為止係被使用，次一寫入資料DT11～DT14能被傳送至寫入緩衝器22乃在時序t11以後。
之後，傳送控制邏輯30，係於時序t12，介由傳送控制信號35進行ST選擇信號132之控制，以使ST選擇器122對上位層晶片送出傳送資料，另外，針對記憶體晶片200內之輸出入控制邏輯230進行ST選擇信號232之控制，以使ST選擇器222對ST緩衝器212送出傳送資料。如此則，寫入緩衝器22內之DT12將被傳送至ST緩衝器212。
以下藉由和上述同樣之控制，於時序t13使DT13，於時序t14使DT14分別被傳送至ST緩衝器312、412。
最後，於時序t15由I/O晶片10對記憶體晶片群送出記憶體核心寫入要求。為設定全部記憶體晶片群成為可受信，該記憶體核心寫入要求係於時序t15～時序t18之期間繼續被送出。接受該要求，記憶體核心部101、201、301、401係分別於該記憶體核心寫入要求被送出之後，於該記憶體核心部進行動作之記憶體晶片時脈，以最短之時序(例如記憶體核心部101之情況下為時序T14，記憶體核心部201之情況下為時序T24、‧‧‧)分別將傳送至ST緩衝器112、212、312、412之寫入資料DT11、DT12、DT13、DT14，寫入記憶體核心部101、201、301、401。
依據上述說明之圖1、7之例，於ST緩衝器群，寫入資料備齊之時序，最初之寫入資料DT1～DT4為時序t10，次一寫入資料DT11～DT14則為時序t14。此就I/O晶片時脈之t0、t1、t2、‧‧‧為各記憶體晶片時脈之4倍高速動作加以考慮時，由各記憶體晶片時脈看時意味著寫入資料係以1時序(1週期)之間隔被備齊。因此，於圖1之構成例與圖2之構成例，設定記憶體晶片時脈之速度成為同一時，和圖2之構成例比較，圖1之構成例可實現4倍之效率。
又，於此係使各記憶體晶片100、200、300、400之記憶體晶片時脈具有相位差，假設各記憶體晶片為ROM(唯讀記憶體)時可以不具有相位差。亦即，同步於同一時脈信號，由各記憶體晶片同時輸出讀出資料，在該時脈信號之1週期間依序控制各FT選擇器121、221、321、421即可。但是，此情況下，寫入動作成為困難，因此，本實施形態中，藉由具有相位差可以實現寫入動作。
圖8表示圖1之半導體裝置之中，其之傳送控制邏輯及輸出入控制邏輯周圍之構成例之概略圖。如圖8所示，各記憶體晶片內之輸出入控制邏輯130、230、330、430，係具備升數1加算器130a、230a、330a、430a；及判斷器130b、230b、330b、430b。另外，I/O晶片10內之傳送控制邏輯30，係具備ID產生部30a及指令產生部30b。
ID產生部30a之輸出，係介由各記憶體晶片之貫穿導孔被附屬連接於升數1加算器130a、230a、330a、430a。指令產生部30b之輸出，係介由各記憶體晶片之貫穿導孔被連接於判斷器130b、230b、330b、430b之一方輸入。於判斷器130b之另一方輸入，係被連接升數1加算器130a之輸入，同樣，於於判斷器230b、330b、430b之另一方輸入，係分別被連接升數1加算器230a、330a、430a之輸入。
於此構成中，例如ID產生部30a輸出“00”之信號時，在判斷器130b、230b、330b、430b之另一方輸入，係分別被傳送“00”、“01”、“10”、“11”，可將其設為各記憶體晶片之識別編號。因此，例如欲控制記憶體晶片200之FT選擇器221時，指令產生部30b只要發送識別編號“01”之資訊，以及用於表示對象為FT選擇器之意的指令(於此為Read “01”)，判斷器230b即可識別其而控制FT選擇器221。另外，ST選擇器及FT選擇器之控制方式並不限定於此，可利用通常習知之各種控制方式來實現。
本發明之實施形態之半導體裝置所能得之代表性效果彙整如下。於專利文獻1之習知方式，傳送資料係於FT緩衝器間或ST緩衝器間以管線狀移動，因而在傳送資料備齊之前，必須等待全部之傳送資料在FT緩衝器間或ST緩衝器間之依序被傳送，傳送效率降低。相對於此，本實施形態之方式，各晶片內之FT緩衝器可以分別獨立對讀出緩衝器進行傳送，另外，寫入緩衝器亦可對各晶片內之ST緩衝器分別獨立進行傳送。因此，由各晶片內之FT緩衝器對讀出緩衝器之傳送，或者由寫入緩衝器對各晶片內之ST緩衝器之傳送，可以和各晶片內邏輯(例如FT緩衝器或ST緩衝器及記憶體核心部)之動作時脈呈獨立之更高速之時脈同步地進行，可實現較習知方式更高速之傳送效率。
以上依據實施形態具體說明本發明，但是本發明並不限定於上述實施形態，在不脫離其要旨之情況下可做各種變更實施。
例如上述實施形態中說明將4個記憶體晶片予以積層之例，但是積層之晶片數不同之情況下亦可對應同樣之邏輯構成。此情況下，例如晶片數為8個晶片時，可使用I/O晶片時脈相對於記憶體晶片時脈例如為8倍高速者來對應。
另外，I/O晶片時脈相對於記憶體晶片時脈並非一定要記憶體晶片數範圍內之高速時脈，可使用任意之值。此情況下，例如記憶體晶片數為4晶片時，使用I/O晶片時脈為記憶體晶片時脈之2倍高速或8倍高速時脈，均可提升傳送效率。使用2倍高速時脈時，於記憶體晶片時脈之2週期完成讀出或寫入動作，使用8倍高速時脈時，於記憶體晶片時脈之半週期完成讀出或寫入動作。
又，本實施形態不僅適用於積層記憶體晶片之情況下，亦可適用於例如積層處理器晶片等記憶體晶片以外之情況下。另外，此時亦可適用於不同晶片種類例如記憶體晶片與處理器晶片混在之情況。
又，本實施形態中，欲設為可並行進行讀出及寫入動作，而分別設置寫入路徑及讀出路徑之個別路徑，但亦可設為共通路徑。此情況下，例如於圖5，將來自FT選擇器121之輸出與對ST選擇器122之輸入予以連接於共通之貫穿導孔而構成，同樣地，將對FT選擇器121之輸入與來自ST選擇器122之輸出予以連接於共通之貫穿導孔而構成，於該共通之貫穿導孔路徑上設置例如雙向之三態緩衝器(tri-state buffer)等即可。
(產業上可利用性)
本實施形態之半導體裝置，特別是適用於複數個記憶體晶片之積層搭載所構成之大容量記憶體裝置為有益之記述，但不限定於此，可以廣泛適用於包含適當組合記憶體晶片或邏輯晶片等而構成之各種積層裝置，或其所使用之晶片單體。
(發明效果)
本發明之代表性實施形態所能獲得之效果簡單說明如下。在3維積層之半導體晶片間可以實現高傳送效率。
10．．．I/O晶片
100、200、300、400．．．記憶體晶片
101、201、301、401．．．記憶體核心部
102、202、302、402．．．記憶體核心控制邏輯
111、211、311、411．．．FT緩衝器
112、212、312、412．．．ST緩衝器
121、221、321、421．．．FT選擇器
122、222、322、422．．．ST選擇器
130、230、330、430．．．輸出入控制邏輯
130a、230a、330a、430a．．．升數1加算器
130b、230b、330b、430b．．．判斷器
131、231、331、431．．．FT選擇信號
132、232、332、432．．．ST選擇信號
21．．．讀出緩衝器
22．．．寫入緩衝器
30．．．傳送控制邏輯
30a．．．ID產生部
30b．．．指令產生部
35．．．傳送控制信號
41r、141r、142r、152r、241r、242r、252r．．．貫穿導孔(輸入)
42t、52t、141t、142t、152t、241t、242t、252t．．．貫穿導孔(輸出)
圖1表示本發明之一實施形態之半導體裝置之構成之一例之概略圖。
圖2表示作為本發明前提被檢討之半導體裝置之中，使用3維積層之邏輯構成方法之一例之概略圖。
圖3表示圖2之半導體裝置之中，記憶體之讀出資料傳送之流程之序列圖。
圖4表示圖2之半導體裝置之中，記憶體之寫入資料傳送之流程之序列圖。
圖5表示圖1之半導體裝置之中，以一部分晶片為例之包含貫穿導孔之構成例之概略圖。
圖6表示圖1之半導體裝置之中，記憶體之讀出資料傳送之流程之序列圖。
圖7表示圖1之半導體裝置之中，記憶體之寫入資料傳送之流程之序列圖。
圖8表示圖1之半導體裝置之中，其之傳送控制邏輯及輸出入控制邏輯周圍之構成例之概略圖。
10．．．I/O晶片
100、200、300、400．．．記憶體晶片
101、201、301、401．．．記憶體核心部
102、202、302、402．．．記憶體核心控制邏輯
111、211、311、411．．．FT緩衝器
112、212、312、412．．．ST緩衝器
121、221、321、421．．．FT選擇器
122、222、322、422．．．ST選擇器
130、230、330、430．．．輸出入控制邏輯
131、231、331、431．．．FT選擇信號
132、232、332、432．．．ST選擇信號
21．．．讀出緩衝器
22．．．寫入緩衝器
30．．．傳送控制邏輯
35．．．傳送控制信號

Claims (11)

  1. 一種半導體裝置，其特徵為：具備：複數個半導體晶片，分別依序被積層、搭載，包含有互相鄰接被積層之第1及第2半導體晶片；上述第1半導體晶片係具有：第1及第2貫穿導孔；第1電路部，其進行特定動作，輸出第1輸出資料；及第1選擇電路，用於選擇由上述第1貫穿導孔所輸入之傳送資料或上述第1輸出資料，而將所選擇之資料傳送至上述第2貫穿導孔；上述第2半導體晶片係具有：第3及第4貫穿導孔；第2電路部，其進行特定動作，輸出第2輸出資料；及第2選擇電路，用於選擇由上述第3貫穿導孔所輸入之傳送資料或上述第2輸出資料，而將所選擇之資料傳送至上述第4貫穿導孔；上述第2貫穿導孔係電連接於上述第3貫穿導孔，上述第1及第2電路部係分別以第1時脈頻率動作，上述第1及第2選擇電路係分別以較上述第1時脈頻率快的第2時脈頻率動作。
  2. 如申請專利範圍第1項之半導體裝置，其中在上述第1時脈頻率之1週期之間，首先，上述第2選擇電路係選擇上述第2輸出資料之後，選擇由上述第3貫穿導孔輸入之傳送資料，接著，上述第1選擇電路係選擇上 述第1輸出資料之後，選擇由上述第1貫穿導孔輸入之傳送資料，依此而進行動作。
  3. 如申請專利範圍第1項之半導體裝置，其中上述第2半導體晶片，係另具有：第5及第6貫穿導孔；及第2分歧選擇電路；上述第2電路部，係另外接受第2輸入資料而進行特定動作；上述第2分歧選擇電路係選擇：將由上述第5貫穿導孔輸入之傳送資料傳送至上述第6貫穿導孔，或作為上述第2輸入資料而傳送至上述第2電路部；上述第1半導體晶片，係另具有：第7及第8貫穿導孔；及第1分歧選擇電路；上述第1電路部，係另外接受第1輸入資料而進行特定動作；上述第1分歧選擇電路係選擇：將由上述第7貫穿導孔輸入之傳送資料傳送至上述第8貫穿導孔，或作為上述第1輸入資料而傳送至上述第1電路部；上述第6貫穿導孔係電連接於上述第7貫穿導孔。
  4. 如申請專利範圍第3項之半導體裝置，其中上述第1電路部，係同步於上述第1時脈頻率之第1時脈信號而動作；上述第2電路部，係同步於上述第1時脈頻率、而且和 上述第1時脈信號之間具有相位差的第2時脈信號而動作；在傳送來自上述第1及第2電路部之上述第1及第2輸出資料時，在上述第1時脈頻率之1週期之間，首先，上述第2電路部，係同步於上述第2時脈信號而輸出上述第2輸出資料之同時，上述第2選擇電路，係選擇上述第2輸出資料，之後，上述第2選擇電路係選擇由上述第3貫穿導孔被輸入之傳送資料，接著，上述第1電路部，係同步於上述第1時脈信號而輸出上述第1輸出資料之同時，上述第1選擇電路係選擇上述第1輸出資料，之後，上述第1選擇電路係選擇由上述第1貫穿導孔被輸入之傳送資料，而進行動作；在對上述第1及第2電路部傳送上述第1及第2輸入資料時，在上述第1時脈頻率之1週期之間，首先，上述第2分歧選擇電路，係選擇上述第2輸入資料側之同時，上述第2電路部係同步於上述第2時脈信號而取入上述第2輸入資料，之後，上述第2分歧選擇電路係選擇上述第6貫穿導孔側，接著，上述第1分歧選擇電路，係選擇上述第1輸入資料側之同時，上述第1電路部係同步於上述第1時脈信號而取入上述第1輸入資料，之後，上述第1分歧選擇電路係選擇上述第8貫穿導孔側，而進行動作。
  5. 如申請專利範圍第3項之半導體裝置，其中上述複數個半導體晶片之中另外包含第3半導體晶片；上述第3半導體晶片，係具有： 第9貫穿導孔，其被輸入介由上述第2半導體晶片之上述第4貫穿導孔被傳送而來之資料；第10貫穿導孔，用於對上述第2半導體晶片之上述第5貫穿導孔送出傳送資料；第1暫存器，其設定上述第9貫穿導孔作為輸入；及第2暫存器，其設定上述第10貫穿導孔作為輸出；上述第1及第2半導體晶片之各個，係藉由上述第3半導體晶片而被存取之記憶體晶片。
  6. 如申請專利範圍第5項之半導體裝置，其中上述第3半導體晶片，係另具有：第11貫穿導孔，用於輸出控制資料；上述第2半導體晶片，係另具有：第12貫穿導孔，其被輸入上述第11貫穿導孔所輸出之上述控制資料；第13貫穿導孔，用於將上述第12貫穿導孔所輸入之上述控制資料，傳送至上述第1半導體晶片；及第2輸出入控制電路，其依據上述控制資料來控制上述第2選擇電路及上述第2分歧選擇電路；上述第1半導體晶片，係另具有：第14貫穿導孔，其被輸入介由上述第13貫穿導孔被傳送而來之上述控制資料；第15貫穿導孔，用於傳送由上述第14貫穿導孔被輸入之上述控制資料；及第1輸出入控制電路，其依據上述控制資料來控制上 述第1選擇電路及上述第1分歧選擇電路。
  7. 一種半導體裝置，其特徵為：具備至少1個半導體晶片；上述半導體晶片係具有：第1及第2貫穿導孔；電路部，其進行特定動作，將輸出資料予以輸出；及選擇電路，用於選擇由上述第1貫穿導孔所輸入之傳送資料或上述輸出資料，而將所選擇之資料傳送至上述第2貫穿導孔；上述電路部係以第1時脈頻率動作，上述選擇電路係以較上述第1時脈頻率快的第2時脈頻率動作。
  8. 如申請專利範圍第7項之半導體裝置，其中上述半導體晶片為記憶體晶片；上述電路部，係對應於讀出指令以本身記憶之資料作為上述輸出資料予以輸出。
  9. 如申請專利範圍第7項之半導體裝置，其中上述半導體晶片，係另具有：第3及第4貫穿導孔；及分歧選擇電路；上述電路部，係另外接受輸入資料而進行特定動作；上述分歧選擇電路，係選擇：將上述第3貫穿導孔所輸入之傳送資料傳送至上述第4貫穿導孔，或作為上述輸入資料而傳送至上述電路部。
  10. 如申請專利範圍第9項之半導體裝置，其中上述分歧選擇電路，係以上述第2時脈頻率動作。
  11. 如申請專利範圍第10項之半導體裝置，其中上述半導體晶片，係另具有：第5貫穿導孔，其被輸入來自上述半導體晶片外部之控制資料；第6貫穿導孔，用於將上述控制資料傳送至上述半導體晶片外部；及輸出入控制電路，其依據上述控制資料來控制上述選擇電路及上述分歧選擇電路。
TW99117928A 2009-06-30 2010-06-03 Semiconductor device TWI474331B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009155776 2009-06-30

Publications (2)

Publication Number Publication Date
TW201117220A TW201117220A (en) 2011-05-16
TWI474331B true TWI474331B (zh) 2015-02-21

Family

ID=43410869

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99117928A TWI474331B (zh) 2009-06-30 2010-06-03 Semiconductor device

Country Status (3)

Country Link
JP (1) JP5416211B2 (zh)
TW (1) TWI474331B (zh)
WO (1) WO2011001789A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5559507B2 (ja) 2009-10-09 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備える情報処理システム
JP5490482B2 (ja) * 2009-10-09 2014-05-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8338963B2 (en) * 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
KR102058101B1 (ko) * 2012-12-20 2019-12-20 에스케이하이닉스 주식회사 반도체 집적회로
KR102313949B1 (ko) 2014-11-11 2021-10-18 삼성전자주식회사 스택 반도체 장치 및 이를 포함하는 메모리 장치
JP6500736B2 (ja) * 2015-10-14 2019-04-17 富士通株式会社 半導体装置および半導体装置の制御方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6487102B1 (en) * 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices
TW518606B (en) * 2000-12-12 2003-01-21 Mark Francis Hilbert High-density memory utilizing multiplexers to reduce bit line pitch constraints
US20060233012A1 (en) * 2005-03-30 2006-10-19 Elpida Memory, Inc. Semiconductor storage device having a plurality of stacked memory chips
US20070005876A1 (en) * 2005-05-25 2007-01-04 Elpida Memory, Inc. Semiconductor storage device
US7200021B2 (en) * 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
US20070194455A1 (en) * 2006-02-22 2007-08-23 Elpida Memory, Inc. Stacked semiconductor memory device and control method thereof
US20080111582A1 (en) * 2003-04-21 2008-05-15 Elpida Memory, Inc. Memory module and memory device
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US7409491B2 (en) * 2005-12-14 2008-08-05 Sun Microsystems, Inc. System memory board subsystem using DRAM with stacked dedicated high speed point to point links
US20090039492A1 (en) * 2007-08-06 2009-02-12 Samsung Electronics Co., Ltd. Stacked memory device
TWI309420B (en) * 2005-08-30 2009-05-01 Micron Technology Inc Self-identifying stacked die semiconductor components

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3523286B2 (ja) * 1993-03-12 2004-04-26 株式会社日立製作所 順次データ転送型メモリ及び順次データ転送型メモリを用いたコンピュータシステム
JP3853537B2 (ja) * 1999-04-30 2006-12-06 株式会社日立製作所 半導体メモリファイルシステム
JP2003122624A (ja) * 2001-10-09 2003-04-25 Mitsubishi Electric Corp 積層メモリモジュール
JP4421957B2 (ja) * 2004-06-29 2010-02-24 日本電気株式会社 ３次元半導体装置
KR100843707B1 (ko) * 2006-05-11 2008-07-04 삼성전자주식회사 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템
US8656082B2 (en) * 2008-08-05 2014-02-18 Micron Technology, Inc. Flexible and expandable memory architectures

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6487102B1 (en) * 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices
TW518606B (en) * 2000-12-12 2003-01-21 Mark Francis Hilbert High-density memory utilizing multiplexers to reduce bit line pitch constraints
US20080111582A1 (en) * 2003-04-21 2008-05-15 Elpida Memory, Inc. Memory module and memory device
US7200021B2 (en) * 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
US20060233012A1 (en) * 2005-03-30 2006-10-19 Elpida Memory, Inc. Semiconductor storage device having a plurality of stacked memory chips
US20070005876A1 (en) * 2005-05-25 2007-01-04 Elpida Memory, Inc. Semiconductor storage device
TWI309420B (en) * 2005-08-30 2009-05-01 Micron Technology Inc Self-identifying stacked die semiconductor components
US7409491B2 (en) * 2005-12-14 2008-08-05 Sun Microsystems, Inc. System memory board subsystem using DRAM with stacked dedicated high speed point to point links
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US20070194455A1 (en) * 2006-02-22 2007-08-23 Elpida Memory, Inc. Stacked semiconductor memory device and control method thereof
US20090039492A1 (en) * 2007-08-06 2009-02-12 Samsung Electronics Co., Ltd. Stacked memory device

Also Published As

Publication number Publication date
TW201117220A (en) 2011-05-16
WO2011001789A1 (ja) 2011-01-06
JP5416211B2 (ja) 2014-02-12
JPWO2011001789A1 (ja) 2012-12-13

Similar Documents

Publication Publication Date Title
TWI474331B (zh) Semiconductor device
KR101504393B1 (ko) 다중-직렬 인터페이스 적층-다이 메모리 아키텍처
TWI476779B (zh) 無關於在串列互連中的混合裝置類型而產生識別碼之系統、設備及方法
US9293170B2 (en) Configurable bandwidth memory devices and methods
KR100512895B1 (ko) 고속메모리시스템
TWI681525B (zh) 具有一控制器及一記憶體堆疊之彈性記憶體系統
JP5070228B2 (ja) 半導体装置
CN114709205B (zh) 一种三维堆叠芯片及其数据处理方法
KR20110112707A (ko) 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
CA2667904C (en) Apparatus and method for capturing serial input data
US20160358671A1 (en) Memory chip and stack type semiconductor apparatus including the same
US9390017B2 (en) Write and read collision avoidance in single port memory devices
US8995210B1 (en) Write and read collision avoidance in single port memory devices
US9251877B2 (en) Semiconductor apparatus for controlling phase difference between input signal and strobe signal
JP6493044B2 (ja) マルチプロセッサシステム
CN117219138A (zh) 一种三维堆叠芯片及时序控制方法
WO2023000136A1 (zh) 数据格式转换装置及方法
JP5929600B2 (ja) 情報処理システム、情報処理装置、及び電子装置
US9183918B2 (en) Stacked semiconductor apparatus for generating refresh signal
JPS59165140A (ja) ２次元演算回路
JP2006120186A (ja) 半導体集積回路およびそれを用いた画像処理システム

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees