CN114709205B - 一种三维堆叠芯片及其数据处理方法 - Google Patents

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Abstract

本申请公开了一种三维堆叠芯片及其数据处理方法，该三维堆叠芯片包括：存储晶圆层以及与存储晶圆层层叠设置的逻辑晶圆层。存储晶圆层包括M个存储阵列模块，逻辑晶圆层中对应设置有N个存储控制模块，每个存储控制模块通过晶圆级层间连接结构与k个存储阵列模块连接，用于控制各自连接的存储阵列模块进行数据写入或读出操作。其中，M、N均为大于或等于2的整数，且N小于或等于M，k为大于或等于1且小于M的整数。这样就可以实现对多个存储阵列模块的并行读写访问，有效地提升了数据访问带宽。

Description

一种三维堆叠芯片及其数据处理方法
技术领域
本申请涉及集成电路技术领域，尤其涉及一种三维堆叠芯片及其数据处理方法。
背景技术
传统的动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）接口由地址位，数据位以及命令位组成，写操作时，先接收命令位和地址位，进行译码产生存储阵列模块（bank）的控制信号和地址信息，然后接收数据进行串并转换后发送给bank。读操作时，先接收命令位和地址位，进行译码产生bank的控制信号和地址信息，然后bank输出数据，经过并串转换输出。也就是说，传统DRAM每次仅能对一个bank进行读写操作，即所有bank分时操作，带宽受到极大的限制。
发明内容
有鉴于此，本申请实施例提供了一种三维堆叠芯片及其数据处理方法，能够提升DARM的带宽，从而有利于提高芯片的数据处理速度。
第一方面，本申请实施例提供了一种三维堆叠芯片，包括：存储晶圆层以及与所述存储晶圆层层叠设置的逻辑晶圆层，
所述存储晶圆层包括M个存储阵列模块，所述逻辑晶圆层中对应设置有N个存储控制模块，每个所述存储控制模块通过晶圆级层间连接结构与k个所述存储阵列模块连接，用于控制各自连接的所述存储阵列模块进行数据写入或读出操作，
其中，M、N均为大于或等于2的整数，且N小于或等于M，k为大于或等于1且小于M的整数。
进一步地，每个所述存储控制模块通过所述晶圆级层间连接结构与一个所述存储阵列模块的数据及控制总线直连，不同所述存储阵列模块的数据及控制总线相互独立。
进一步地，k为大于或等于2且小于M的整数，k个所述存储阵列模块分布在同一存储晶圆，所述存储晶圆层还包括：与所述存储控制模块一一对应设置的控制逻辑模块，
所述存储控制模块通过晶圆级层间连接结构与所述控制逻辑模块连接，所述控制逻辑模块分别与k个所述存储阵列模块的数据及控制总线直连，
所述控制逻辑模块用于：根据所述存储控制模块发送的数据写入或读出信号，分时控制k个所述存储阵列模块进行数据写入或读出操作。
进一步地，所述数据写入或读出信号包括片选控制信息以及写入或读出信息，所述控制逻辑模块具体用于：根据所述片选控制信息从k个所述存储阵列模块中确定待写入或读出的存储阵列模块，并根据所述写入或读出信息对该存储阵列模块进行数据写入或读出操作。
进一步地，所述控制逻辑模块具体用于：根据所述数据写入或读出信号对应的地址空间，从k个所述存储阵列模块中确定待写入或读出的存储阵列模块，并根据数据写入或读出信号对该存储阵列模块进行数据写入或读出操作。
进一步地，k为大于或等于2且小于M的整数，所述存储晶圆层包括k个层叠设置的存储晶圆，与一个所述存储控制模块连接的k个所述存储阵列模块分别分布在k个存储晶圆，
所述存储控制模块与k个所述存储阵列模块之间设置有片选信道，用于选定其中一个存储阵列模块进行所述数据写入或读出操作。
进一步地，所述逻辑晶圆层还设置有处理模块，每个所述存储控制模块均与所述处理模块连接，
所述处理模块用于确定待操作存储阵列模块，并向连接所述待操作存储阵列模块的所述存储控制模块发送数据操作信息；
每个存储控制模块中均设置有译码解析模块，所述译码解析模块对所述数据操作信息中的命令以及地址进行译码分析，以对所述待操作存储阵列模块进行数据写入或读出操作。
进一步地，所述处理模块接收数据写入命令和写入数据，根据所述写入数据的占用空间和所述存储阵列模块的存储空间确定所述写入数据的写入地址，以确定所述待操作存储阵列模块。
进一步地，响应于所述写入数据的占用空间大于所述存储阵列模块的存储空间，所述处理模块将所述写入数据存储在第一存储阵列模块和第二存储阵列模块中，所述第一存储阵列模块和所述第二存储阵列模块通过不同的存储控制模块控制；或者
所述第一存储阵列模块和所述第二存储阵列模块位于不同的存储晶圆层，且通过不同的存储控制模块控制。
进一步地，所述层间连接结构包括数据通道以及控制通道，所述数据通道用于传输写入或读出的数据信号，所述控制通道用于传输控制数据写入或读出的控制信号。
进一步地，所述控制信号包括命令信号和地址信号；
其中，所述命令信号包括：行操作使能信号、列操作使能信号以及写数据控制信号；所述地址信号包括行地址信号和列地址信号。
第二方面，本申请实施例还提供了一种三维堆叠芯片的数据处理方法，所述三维堆叠芯片包括：存储晶圆层以及与所述存储晶圆层层叠设置的逻辑晶圆层，所述存储晶圆层包括M个存储阵列模块，所述逻辑晶圆层中对应设置有N个存储控制模块，每个所述存储控制模块通过晶圆级层间连接结构与k个所述存储阵列模块连接，用于控制各自连接的所述存储阵列模块进行数据写入或读出操作，其中，M、N均为大于或等于2的整数，且N小于或等于M，k为大于或等于1且小于M的整数。所述方法包括：
接收存储控制信号；
基于所述存储控制信号，利用多个存储控制模块并行对所述存储控制模块连接的所述存储阵列模块进行数据写入或读出操作。
本申请实施例提供的三维堆叠芯片及其数据处理方法，摒弃了传统存储器中的译码和地址解析模块以及串并转换模块，通过在逻辑晶圆层设置N个存储控制模块，在芯片封装之前，将每个存储控制模块通过晶圆级层间连接结构与k个存储阵列模块直连，k为大于或等于1且小于M的整数，从而通过不同存储控制模块控制各自连接的存储阵列模块进行数据写入或读出操作。这样可以使得DRAM接口位宽不再受封装和硬件系统的限制，直接将DRAM的存储阵列接口信号输出，实现对存储晶圆层中多个存储阵列模块的并行读写访问，有效地提升DRAM的数据访问带宽，从而有利于提高芯片的数据处理速度。
上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了一种示例性传统DRAM框图；
图2示出了本说明书实施例中一种三维堆叠芯片的封装示意图一；
图3示出了本说明书实施例中一种两层结构芯片的示意图一；
图4示出了本说明书实施例中一种数据写入示意图；
图5示出了本说明书实施例中一种三层结构芯片的示意图；
图6示出了本说明书实施例中一种两层结构芯片的示意图二；
图7示出了本说明书实施例中一种三维堆叠芯片的数据处理方法的流程图；
图8示出了本说明书实施例中三维堆叠芯片的封装示意图二；
图9示出了地址信号和地址使能信号的一种示例性时序关系图；
图10示出了本说明书实施例中第一时序控制电路的电路图；
图11示出了本说明书实施例中地址使能信号和地址信号的一种示例性传输时序图；
图12示出了本说明书实施例中时序控制方法的流程图。
具体实施方式
图1展示了一个8位数据接口，内部8倍预取的传统DRAM框图。整个DRAM共8个存储阵列模块（bank），分别为bank0~bank7，bank0~bank7的地址和控制线均与设置在DRAM内的同一译码和地址解析模块连接，且数据线均与设置在DRAM内的同一并串转换模块连接。图1中，rwd0~rwd7表示bank0~bank7的数据，图中以64位来说明。以写操作为例，由译码和地址解析模块先接收外部发送的命令和地址信息，地址信息中包括bank地址信息，通过译码确定本次写操作针对的bank，并产生该bank的控制信号和地址信息，然后由并串转换模块接收要写入的数据信号dqs/dq<7:0>，并进行串并转换，转换成64位的数据信号rwd<63:0>，然后发送给该bank完成数据写入。也就是说，每次仅能对一个bank进行读写操作。
而且由于封装和硬件系统的限制，DRAM接口数据位宽不可能做到很大，这就造成内部存储阵列接口位宽远大于DRAM接口位宽，因此经过并串转换后接口速率要远高于内部存储阵列存储速率，例如对于上述示例的8倍预取结构，外部接口数据位宽如果为8位，则内部存储阵列位宽为64位，存储阵列速度如果为200Mbps，则接口速率需要达到1600Mbps。因此，不利于提高DRAM的数据访问带宽。
有鉴于此，本说明书实施例提供了一种三维堆叠芯片，摒弃了传统DRAM中的译码和地址解析模块以及串并转换模块，通过在逻辑晶圆层设置N个存储控制模块，在芯片封装之前，将每个存储控制模块通过晶圆级层间连接结构与k个存储阵列模块直连，k为大于或等于1且小于M的整数，从而通过不同存储控制模块控制各自连接的存储阵列模块进行数据写入或读出操作。这样可以使得DRAM接口位宽不再受封装和硬件系统的限制，直接将DRAM的存储阵列接口信号输出，从而使得逻辑晶圆可以直接并行读写多个存储阵列模块，有效地提升DRAM的数据访问带宽，从而有利于提高芯片的数据处理速度。
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，本文中描述的“逻辑晶圆层”和“逻辑芯片”应理解为相同结构，“存储晶圆层”和“存储芯片”也应理解为相同结构。对晶圆（wafer）进行切割后得到的小块wafer称为晶粒（die），对die进行封装形成芯片（chip）。
实施例一
如图2所示，本说明书实施例提供了一种三维堆叠芯片100，例如，可以是SOC芯片（System on Chip，系统级芯片）。该三维堆叠芯片100可以包括：存储晶圆层102以及与存储晶圆层102层叠设置的逻辑晶圆层101。需要说明的是，本实施例提供的附图中示出的三维堆叠芯片100中存储晶圆以及逻辑晶圆的层数仅为示意，不作为限定，具体实施时，可以根据实际需要设置。
存储晶圆层102包括一个或多个层叠设置的存储晶圆，用于扩展存储空间。存储晶圆层102中分布有M个存储阵列模块121，M为大于或等于2的整数。具体实施时，存储晶圆的具体层数以及存储阵列模块121的数量根据实际应用场景中对芯片存储容量的需求设置。例如，每个存储晶圆可以包括4个、8个或16个存储阵列模块121。
相应地，逻辑晶圆层101中对应设置有N个存储控制模块111，N也为大于或等于2的整数，且N小于或等于M。每个存储控制模块111通过晶圆级层间连接结构103与k个存储阵列模块121连接，用于控制各自连接的存储阵列模块121进行数据写入或读出操作。其中，k为大于或等于1且小于M的整数，每个存储阵列模块121均接有存储控制模块111，且不同存储控制模块111连接不同的存储阵列模块121。在一具体实施例中，一个存储控制模块111可以连接1个存储阵列模块121，也即存储控制模块111与存储阵列模块121一一对应连接；在另一实施例中，一个存储控制模块111可以连接多个存储阵列模块121，例如，一个存储控制模块111连接2个存储阵列模块121，另一个存储控制模块111连接3个存储阵列模块121。在进行数据读写时，多个存储控制模块111可以同时控制对应连接的存储阵列模块121进行数据读写操作，这样逻辑晶圆就可以并行读写不同存储控制模块111连接的其中一个存储阵列模块121，即至少能够实现对存储晶圆层102中N个存储阵列模块121的并行读写访问，无需受封装和硬件系统的限制，有效地提升DRAM的数据访问带宽，从而有利于提高芯片的数据处理速度。
具体实施时，存储控制模块111的具体数量以及所连接的存储阵列模块121，根据存储晶圆层102中存储阵列模块121的数量以及实际控制逻辑确定。例如，k可以为1，N等于M，即可以一个存储控制模块111对应控制一个存储阵列模块121。这样逻辑晶圆能够并行读写存储晶圆的所有存储阵列模块121，因此可以极大提高带宽，同样以存储晶圆速率200Mbps，数据接口位宽为64位为例，在图3所示的8bank示例中，则访问带宽可以达到200Mbps×64bit×8banks=100Gbps，是传统方案的8倍。又例如，也可以将存储晶圆层102中分布的M个存储阵列模块121划分为多组，至少有一组包括多个存储阵列模块121，一个存储控制模块111对应控制一组存储阵列模块121，此时，k为对应组中存储阵列模块121的个数，N等于所划分的组数。
可以理解的是，在3DIC（three Dimensional Integrated Circuit，三维集成电路）芯片中，存储晶圆（DRAM die）和逻辑晶圆（logic die）可以经过晶圆级互联的方式如混合键合技术（Hyrid bonding），RDL(Redistribution Layer，重布线层)以及TSV（ThroughSilicon Via，硅通孔）技术等连接后在一起封装，形成三维堆叠芯片100。
由此，可以通过晶圆级层间连接结构103实现每个存储控制模块111与相应的k个存储阵列模块121的直连。这样可以使得DRAM接口位宽不再受封装和硬件系统的限制，直接将存储阵列模块121的接口信号输出，逻辑晶圆可以直接控制多个存储阵列模块121同时读写，有效地提升DRAM的数据访问带宽。
从结构层面来讲，层间连接结构103可以采用适用的晶圆级互联技术实现，具体根据实际存储控制模块111与存储阵列模块121之间的连线需求确定，此处不做限制。例如，层间连接结构103可以包括混合键合结构、RDL层中的布线结构以及硅通孔结构中的一个或多个组合。
从功能层面来讲，层间连接结构103作为存储控制模块111与存储阵列模块121之间的信号传输通道，用于传输对存储阵列模块121进行数据写入或读出操作所需要的信号。
例如，层间连接结构103可以包括数据通道以及控制通道。其中，数据通道用于传输写入或读出的数据信号，数据通道的位宽可以根据存储阵列模块121一次能够写入或读出的数据位宽以及实际逻辑晶圆的数据位宽确定。如图3中是以64位为例，rwd0<63:0>~rwd7<63:0>表示bank0~bank7的数据信号，具体实施时，也可以是128或256等其他宽度。
控制通道用于传输控制数据写入或读出的控制信号。例如，控制通道中传输的控制信号可以包括命令信号和地址信号。
命令信号可以包括但不限于：行操作使能信号、列操作使能信号以及写数据控制信号，具体可以根据实际需要确定。其中，行操作使能信号，也可以称为bank行有效指示，用于指示可以抓取行地址进行译码。列操作使能信号，也可以称为bank列写读地址控制信号，用于指示可以抓取列地址进行译码。写数据控制信号用于指示在相应列写入数据。
地址信号可以包括行地址信号和列地址信号。地址位宽根据DRAM的行列结构来定。
需要说明的是，图3中其他控制和状态信号表示DRAM工作需要的控制信号，例如powerdown控制、bank_fail等，具体信号种类以及其他控制电路的结构可以DRAM参考相关技术，此处不做详述。
另外，在一种可选的实施方式中，逻辑晶圆层101中还可以设置有处理模块110，每个存储控制模块111均与处理模块110连接，处理模块110用于确定待操作存储阵列模块，也就是确定对存储晶圆层102中哪些存储阵列模块121进行数据读取或写入操作，并向连接上述待操作存储阵列模块的存储控制模块发送数据操作信息。数据操作信息可以包括命令和地址，若数据操作为写操作，还包括要写入的数据信息。每个存储控制模块111中包含有译码解析模块，译码解析模块对数据操作信息中的命令以及地址进行译码分析，以对待操作存储阵列模块进行数据写入或读出操作。
例如，处理模块110可以接收数据写入命令和写入数据，根据写入数据的占用空间和存储阵列模块121的存储空间确定写入数据的写入地址，也就是确定待操作存储阵列模块。响应于写入数据的占用空间小于或等于存储阵列模块121的存储空间，则可以将一个存储阵列模块121确定为待操作存储阵列模块。
响应于写入数据的占用空间大于存储阵列模块121的存储空间，则处理模块110需要将与上述占用空间适配的多个存储阵列模块121确定为待操作存储阵列模块，具体数量根据写入数据的占用空间以及存储阵列模块121的存储空间确定。例如，待操作存储阵列模块包括第一存储阵列模块121a和第二存储阵列模块121b，则将写入数据存储在第一存储阵列模块121a和第二存储阵列模块121b中。其中，第一存储阵列模块121a和第二存储阵列模块121b通过不同的存储控制模块111控制。需要说明的是，第一存储阵列模块121a和第二存储阵列模块121b可以位于同一层存储晶圆中，或者，也可以位于不同层存储晶圆中。
例如，如图4所示，控制第一存储阵列模块121a的存储控制模块111为第一存储控制模块111a，控制第二存储阵列模块121b的存储控制模块111为第二存储控制模块111b，处理模块110可以向第一存储控制模块111a发送第一数据写入信息，向第二存储控制模块111b发送第二数据写入信息，从而通过第一存储控制模块111a和第二存储控制模块111b并行将写入数据存储到第一存储阵列模块121a和第二存储阵列模块121b中。
相应地，在读取数据时，处理模块110可以根据数据读取地址，分别向第一存储控制模块111a发送第一数据读取信息，向第二存储控制模块111b发送第二数据读取信息，从而通过第一存储控制模块111a和第二存储控制模块111b并行从第一存储阵列模块121a和第二存储阵列模块121b中读出数据。
例如，仍以写数据为例，在图3所示的示例中，假设处理模块110根据写入数据的占用空间和存储阵列模块121的存储空间，将bank0和bank1确定为待操作存储阵列模块，从而分别通过bank0_ctrl和bank1_ctrl并行将其中一部分写入数据存储到bank0，另一部分写入数据存储到bank1。具体的，处理模块110分别向bank0_ctrl发送第一数据写入信息以及向bank1_ctrl发送第二数据写入信息，该信息包括写入命令、写入地址和数据信息；bank0_ctrl中的译码解析模块对第一数据写入信息中的写入命令以及写入地址进行译码分析，之后，bank0_ctrl向bank0发送bank激活信息，在bank0激活之后，分别通过数据通道和控制通道向bank0发送写入命令、写入地址和数据信息，完成对bank0的数据写入；bank1_ctrl中的译码解析模块对第二数据写入信息中的写入命令以及写入地址进行译码分析，之后，bank1_ctrl向bank1发送bank激活信息，在bank1激活之后，分别通过数据通道和控制通道向bank1发送写入命令、写入地址和数据信息，完成对bank1的数据写入。
进一步地，在读取上述写入的数据时，处理模块110可以分别向bank0_ctrl发送第一数据读取信息，向bank1_ctrl发送第二数据读取信息，通过bank0_ctrl和bank1_ctrl并行从bank0和bank1中读取数据。
具体实施时，根据实际三维堆叠芯片100的架构不同以及带宽需求不同，逻辑晶圆层101中存储控制模块111与存储晶圆层102中存储阵列模块121之间的连接关系可以有多种情况的设置。下面就主要列举几种示例进行说明。
第一种，三维堆叠芯片100为包括一层逻辑晶圆和一层存储晶圆的两层晶圆结构，k=1，即逻辑晶圆中每个存储控制模块111通过晶圆级层间连接结构与存储晶圆中一个存储阵列模块121的数据及控制总线直连，不同存储阵列模块121的数据及控制总线相互独立。可以理解的是，数据及控制总线包括：数据信号线和控制信号线。数据信号线可以用于传输数据信号，如rwd0<63:0>，控制信号线包括命令信号线和地址信号线，可以用于传输上述命令信号和地址信号。这样该存储晶圆中的M个存储阵列模块121就可以同时进行读写访问。
例如，如图3所示，三维堆叠芯片chip0包括层叠设置的一个logic die和一个DRAMdie。假设DRAM die包括8个bank，分别表示为bank0~bank7。那么，logic die包括8个存储控制模块111，分别表示为bank0_ctrl~bank7_ctrl。bank0_ctrl通过层间连接结构103与bank0连接，bank1_ctrl通过层间连接结构103与bank1连接，依此类推，bank7_ctrl通过层间连接结构103与bank7连接。
第二种，存储晶圆层包括多层存储晶圆，M个存储阵列模块121也就分布在不同存储晶圆，k=1，即逻辑晶圆中每个存储控制模块111通过晶圆级层间连接结构103与存储晶圆层中每个存储阵列模块121的数据及控制总线一一对应直连，不同存储阵列模块121的数据及控制总线相互独立。这样不同存储晶圆中的所有存储阵列模块121就可以同时进行读写访问。
例如，如图5所示，三维堆叠芯片chip1为包括一个logic die和两个DRAM die的三层结构，分别为DRAM die0和DRAM die1。DRAM die0包括8个bank，分别表示为bank00~bank07，DRAM die1也包括8个bank，分别表示为bank10~bank17。相应地，logic die中设置有16个存储控制模块111，分别表示为bank0_ctrl~bank15_ctrl，其中，bank0_ctrl~bank7_ctrl通过层间连接结构103与DRAM die0中的bank00~bank07一一对应连接，bank8_ctrl~bank15_ctrl通过层间连接结构103与DRAM die1中的bank10~bank17一一对应连接（图中未示出），从而bank00~bank07以及bank10~bank17就可以同时进行读写访问。
第三种，k为大于或等于2且小于M的整数，每个存储控制模块111所连接的k个存储阵列模块121分布在同一存储晶圆。此时，存储晶圆中还设置有：与存储控制模块111一一对应设置的控制逻辑模块，存储控制模块111通过晶圆级层间连接结构103与控制逻辑模块连接，控制逻辑模块分别与上述k个存储阵列模块121的数据及控制总线直连。其中，控制逻辑模块用于：根据存储控制模块111发送的数据写入或读出信号，分时控制所连接的k个存储阵列模块121进行数据写入或读出操作。
控制逻辑模块的具体控制逻辑可以根据实际需要设置。作为一种实施方式，可以通过在数据写入或读出信号中设置片选控制信息，控制逻辑模块通过识别该片选控制信息来确定本次要激活的存储阵列模块121。也就是说，数据写入或读出信号包括片选控制信息以及写入或读出信息，控制逻辑模块具体用于：根据片选控制信息从所述k个存储阵列模块121中确定待写入或读出的存储阵列模块121，并根据所述写入或读出信息对该存储阵列模块121进行数据写入或读出操作。
作为另一种实施方式，也可以将同一控制逻辑模块所连接的k个存储阵列模块121划分到不同的地址空间，通过区分数据写入或读出信号中地址信息对应的地址空间来确定本次要激活的存储阵列模块121。也就是说，控制逻辑模块具体用于：根据数据写入或读出信号对应的地址空间，从k个存储阵列模块121中确定待写入或读出的存储阵列模块121，并根据数据写入或读出信号对该存储阵列模块121进行数据写入或读出操作。
例如，如图6所示，三维堆叠芯片chip2为包括一个logic die和一个DRAM die的两层结构，假设DRAM die包括8个bank以及4个控制逻辑模块，即k=2。第一控制逻辑模块501、第二控制逻辑模块502、第三控制逻辑模块503以及第四控制逻辑模块504通过晶圆级层间连接结构103分别与logic die中的四个存储控制模块：bank01_ctrl、bank23_ctrl、bank45_ctrl、bank67_ctrl一一对应连接。8个bank分别表示为bank0~bank7，第一控制逻辑模块501分别与bank0和bank1连接，第二控制逻辑模块502分别与bank2和bank3连接，第三控制逻辑模块503分别与bank4和bank5连接，第四控制逻辑模块504分别与bank6和bank7连接。这样每组bank就可以经过相应控制逻辑模块后分时连接到DRAM die中用于与相应存储控制模块111连接的接口，logic die能够实现并行读写DRAM die中的四个bank。
第四种，k为大于或等于2且小于M的整数，存储晶圆层包括k个层叠设置的存储晶圆，每个存储控制模块111所连接的k个存储阵列模块121分别分布在k个存储晶圆。此时，存储控制模块111与所连接的k个存储阵列模块121之间设置有片选信道，用于选定其中一个存储阵列模块121进行数据写入或读出操作。
例如，三维堆叠芯片100为包括一个logic die和两个DRAM die的三层结构，分别为DRAM die0和DRAM die1。DRAM die0包括8个bank，分别表示为bank00~bank07，DRAM die1也包括8个bank，分别表示为bank10~bank17。相应地，logic die中设置有8个存储控制模块111，分别表示为bank0_ctrl~bank7_ctrl，其中，bank0_ctrl通过层间连接结构103分别与DRAM die0中的bank00以及DRAM die1中的bank10连接，bank2_ctrl~bank7_ctrl与bank0_ctrl类似。
以bank0_ctrl为例，为了实现对bank00和bank10的分时控制，bank0_ctrl与所连接的bank00和bank10之间设置有片选信道，根据片选信道激活不同的DRAM die上的bank。例如，可以将bank0_ctrl与bank00和bank10之间的控制通道中，用于传输行有效指示的命令通道作为片选通道，bank0_ctrl与bank00和bank10之间除了该命令通道以外的其他控制通道以及数据通道均可以共用。
另外，本说明书实施例还提供了一种三维堆叠芯片的数据处理方法。该三维堆叠芯片包括：存储晶圆层以及与存储晶圆层层叠设置的逻辑晶圆层，存储晶圆层包括M个存储阵列模块121，逻辑晶圆层中对应设置有N个存储控制模块111，每个存储控制模块111通过晶圆级层间连接结构103与k个存储阵列模块121连接，用于控制各自连接的存储阵列模块121进行数据写入或读出操作，其中，M、N均为大于或等于2的整数，且N小于或等于M，k为大于或等于1且小于M的整数。关于该三维堆叠芯片的具体结构可以参照上文中三维堆叠芯片100的相关描述，此处不再赘述。
如图7所示，该数据处理方法可以包括以下步骤S701和步骤S702。
步骤S701，接收存储控制信号；
步骤S702，基于存储控制信号，利用多个存储控制模块并行对存储控制模块连接的存储阵列模块进行数据写入或读出操作。
其中，存储控制信号用于指示本次数据访问待操作的存储阵列模块121以及操作相关信息如命令、地址以及数据等。待操作的存储阵列模块121可以是一个，也可以是多个。当待操作的存储阵列模块121为多个时，可以利用多个存储控制模块111并行对所连接的存储阵列模块121进行数据写入或读出操作。
在一种可选的实施方式中，存储控制信号可以包括数据写入命令和写入数据，可以根据写入数据的占用空间和存储阵列模块121的存储空间确定写入数据的写入地址，以确定待操作的存储阵列模块121。具体的，响应于写入数据的占用空间大于存储阵列模块121的存储空间，将写入数据存储在第一存储阵列模块和第二存储阵列模块中，第一存储阵列模块和第二存储阵列模块通过不同的存储控制模块111控制；或者，第一存储阵列模块和第二存储阵列模块位于不同的存储晶圆层，且通过不同的存储控制模块111控制。具体过程可以参照上文中的相关描述，此处不再赘述。
举例来讲，对于上文中的第一种三维堆叠芯片结构，以图3示出的示例性结构为例，假设待操作的存储阵列模块121为：bank0~bank7，可以通过bank0_ctrl~bank7_ctrl并行完成对bank0~bank7的数据写入或读出操作。以数据写入操作为例，可以分别向bank0_ctrl~bank7_ctrl发送数据操作信息，该信息包括写入命令、写入地址和数据信息；接着，bank0_ctrl中的译码解析模块对该数据写入信息中的写入命令以及写入地址进行译码分析，之后，bank0_ctrl向bank0发送bank激活信息，在bank0激活之后，分别通过数据通道和控制通道向bank0发送写入命令、写入地址和数据信息，完成对bank0的数据写入；同理，bank1_ctrl~bank7_ctrl分别完成对bank1~bank7的数据写入。
对于上文中的第二种三维堆叠芯片结构，以图5示出的示例性结构为例，假设待操作的存储阵列模块121为：bank00~bank07以及bank10~bank17，可以通过bank0_ctrl~bank15_ctrl并行完成对bank00~bank07以及bank10~bank17的数据写入或读出操作。
对于上文中的第三种三维堆叠芯片结构，以图6示出的示例性结构为例，假设待操作的存储阵列模块121为：bank0、bank2、bank4以及bank6，通过bank01_ctrl、bank23_ctrl、bank45_ctrl和bank67_ctrl以及控制逻辑模块激活bank0、bank2、bank4以及bank6，从而并行完成对bank0、bank2、bank4以及bank6的数据写入或读出操作。
对于上文中的第四种三维堆叠芯片结构，同样以上述logic die、DRAM die0和DRAM die1的三层结构为例，假设待操作的存储阵列模块121为：DRAM die0中的bank00~bank07，则可以通过片选信道激活DRAM die0上的bank00~bank07，从而通过bank0_ctrl~bank7_ctrl并行完成对bank00~bank07的数据写入或读出操作。
实施例二
如图8所示，本说明书实施例提供了一种三维堆叠芯片200，包括：逻辑芯片201、存储芯片202以及第一时序控制电路230。
其中，存储芯片202包括M个存储阵列模块121（bank），用于存储数据。M为大于或等于2的整数。逻辑芯片201与存储芯片202通过芯片叠层封装技术进行层叠封装。芯片叠层封装技术为实现芯片三维异质集成的技术，具体的，目前实现逻辑芯片201和存储芯片202三维异质集成的技术主要是混合键合技术。具体的，逻辑芯片201能够通过晶圆级层间连接结构103如混合键合结构、硅通孔结构等并行访问存储芯片202中的多个bank。逻辑芯片201的具体结构可以参照上述实施例一中逻辑晶圆层101的结构，存储芯片202的具体结构可以参照上述实施例一中存储晶圆层102的结构。
逻辑芯片201中对应设置有N个存储控制模块111，N也为大于或等于2的整数，且N小于或等于M。每个存储控制模块111通过晶圆级层间连接结构103与k个存储阵列模块121连接，用于控制各自连接的存储阵列模块121进行数据写入或读出操作。其中，k为大于或等于1且小于M的整数。在进行数据读写时，多个存储控制模块111可以同时控制对应连接的存储阵列模块121进行数据读写操作，这样逻辑芯片201就可以并行读写不同存储控制模块111连接的其中一个存储阵列模块121，即至少能够实现对存储芯片202中N个存储阵列模块121的并行读写访问，无需受封装和硬件系统的限制，有效地提升DRAM的数据访问带宽，从而有利于提高芯片的数据处理速度。
例如，三维堆叠芯片200包括层叠设置的一个logic die和一个DRAM die。假设DRAM die包括8个bank，分别表示为bank0~bank7。那么，logic die中相应设置有8个存储控制模块111，分别为bank0_ctrl~bank7_ctrl。bank0_ctrl通过晶圆级层间连接结构103与bank0连接，bank1_ctrl通过晶圆级层间连接结构103与bank1连接，依此类推，bank7_ctrl通过晶圆级层间连接结构103与bank7连接。这样logic die就可以通过8个存储控制模块111并行访问所有bank。当然，在另一实施例中，logic die中还可以相应设置少于bank数量的存储控制模块111，例如有4个存储控制模块111，分别为bank0_ctrl~bank3_ctrl。bank0_ctrl通过晶圆级层间连接结构103与bank0、bank1连接，bank1_ctrl通过晶圆级层间连接结构103与bank2、bank3连接，依此类推，bank3_ctrl通过晶圆级层间连接结构103与bank6、bank7连接。
这样，逻辑芯片201可以并行访问存储芯片202中的多个DRAM bank，访问效率大大增加。但是，由于此时的DRAM已不同于标准的DRAM颗粒，逻辑芯片201中各存储控制模块111对bank进行访问，是直接访问的存储阵列。访问过程中涉及读写数据需要的各种信号的传输，如地址使能信号、地址信号、数据使能信号以及数据信号。其中，一些信号需要满足一定的时序关系，如地址使能信号与地址信号需要相互匹配，例如，如图9所示，地址信号相对于地址使能信号的建立时间要求范围是-100ps到100ps；同样数据使能信号与数据信号相互匹配，才能准确完成数据的读写操作。
本文中，将上述具有时序匹配关系的多路信号称为多路第一目标信号，将存储控制模块111中输出上述多路第一目标信号的端口称为目标输出端。可以理解的是，每个存储控制模块111的译码解析模块中均设置有产生上述多路第一目标信号的信号产生电路，上述目标输出端即为相应信号产生电路的输出端。
为了满足上述多路第一目标信号的传输时序要求，例如，可以在逻辑芯片201中各存储控制模块111的目标输出端增设时序控制逻辑，控制目标输出端输出上述多路第一目标信号的输出时间，以满足DRAM存储阵列对上述多路第一目标信号的接口时序条件。此时，逻辑芯片201中各存储控制模块111的目标输出端连接上述时序控制逻辑，时序控制逻辑的输出端再通过晶圆级层间连接结构与存储阵列模块121直连。
考虑到存储阵列对上述多路第一目标信号的时序匹配要求较高，例如，要求地址信号相对于地址使能信号的建立时间范围达到-100ps到100ps，上述时序控制逻辑的设计难度较大，通常需要在逻辑芯片201上采用全定制的方法设计专门的物理接口硬核来满足此时序，这对于大部分都是采用半定制流程的逻辑芯片201设计带来了额外开销，同时使得半定制布局布线受到限制。
如若逻辑芯片201包含多个硬核phy来满足DRAM的接口时序要求，这些硬核和逻辑芯片201自身逻辑之间的时序和功能验证涉及到全定制和半定制的协同设计验证，工作量和难度都很大，另外硬核的存在阻挡了逻辑芯片201的布局布线，使得后端设计难度加大。
由此，如图8所示，可以在三维堆叠芯片200中，设置第一时序控制电路230，用于基于接收到的时钟信号，控制上述目标输出端输出的多路第一目标信号到达存储阵列模块121的传输时序，以满足存储阵列模块121对上述多路第一目标信号的接口时序条件。这样可以满足存储阵列对这些具有时序匹配关系的第一目标信号的时序需求，从而保证三维堆叠芯片的正常工作，且易于实现，无需在逻辑芯片201上设计专门的物理接口硬核，有利于降低逻辑芯片201的设计难度。
具体的，可以针对逻辑芯片201中每个存储控制模块111，分别增设第一时序控制电路230来控制存储控制模块111的相应信号输出端口输出的信号到达相应bank的时序。相比于设计专门的物理接口硬核严格将这些信号的输出时间控制在极短的建立时间范围内，这种半定制流程设计，有利于简化逻辑芯片201的设计流程和难度，从而加速逻辑芯片201的研发进度。
具体来讲，如图10所示，逻辑芯片201内每个存储控制模块111的目标输出端（如图10示出的S1和S2）均通过第一时序控制电路230与存储芯片202内的相应存储阵列模块121连接。需要说明的是，图10中作为示意，仅示出了一个存储控制模块111和一个存储阵列模块121，实际应用中，存储控制模块111、第一时序控制电路230和存储阵列模块121的具体数量需要根据实际三维堆叠芯片的需要设置。
第一时序控制电路230用于基于接收到的时钟信号，控制上述目标输出端输出的多路第一目标信号到达存储阵列模块121的传输时序，以满足存储阵列对上述多路第一目标信号的接口时序条件。该接口时序条件根据实际应用场景中存储阵列的时序要求确定。本实施例中，上述多路第一目标信号之间具有时序匹配关系，如逻辑芯片201中需要同步输出给存储阵列模块121的信号。
例如，上述多路第一目标信号包括地址使能信号和地址信号，相应地，目标输出端包括逻辑芯片201内地址使能信号产生电路的地址使能输出端，以及地址产生电路的地址输出端。此时，对应设置的第一时序控制电路230需要控制地址使能输出端输出的地址使能信号与地址输出端输出的地址信号到达存储阵列模块121的传输时序，以满足存储阵列对这两种信号的时序需求。
又例如，上述多路第一目标信号包括写数据使能信号和写入数据信号即需要写入存储阵列模块121的数据信号，相应地，目标输出端包括写数据使能产生电路的写数据使能输出端以及数据供给电路的数据输出端。此时，对应设置的第一时序控制电路230需要控制写数据使能输出端输出的写数据使能信号与数据输出端输出的写入数据信号到达存储阵列模块121的传输时序，以满足存储阵列对这两种信号的时序需求。
具体来讲，如图10所示，第一时序控制电路230可以包括：第一采样子电路231和第二采样子电路232。第一采样子电路231设置于逻辑芯片201，第二采样子电路232设置于存储芯片202。
此外，上述三维堆叠芯片还包括用于提供时钟信号的时钟接口，第一采样子电路231和第二采样子电路232的时钟端均与该时钟接口连接，即由同一时钟信号控制。其中，时钟接口可以是逻辑芯片201内部时钟电路的输出接口，也可以是外部时钟接口，本实施例对此不做限制。
第一采样子电路231的输入端与上述目标输出端连接，用于在上述时钟信号的控制下，同步触发上述目标输出端输出的多路第一目标信号从逻辑芯片201输出。第二采样子电路232的输入端与第一采样子电路231的输出端连接，输出端与所述存储阵列模块121连接，用于在上述时钟信号的控制下，同步触发从逻辑芯片201输出的多路第一目标信号被存储阵列模块121接收。具体实施时，第一采样子电路231与第二采样子电路232可以通过晶圆级层间连接结构103连接。
在一种可选的实施方式中，第一采样子电路231可以包括：与上述多路第一目标信号一一对应设置的多个第一触发器。上述多个第一触发器的输入端与上述目标输出端连接，即与各自对应的第一目标信号的输出端连接，时钟端均与上述时钟接口连接，输出端与第二采样子电路232连接。这些第一触发器用于基于同一时钟信号，在第一采样时间点同步触发上述目标输出端输出的多路第一目标信号从逻辑芯片201输出。
例如，上述目标输出端包括地址使能输出端和地址输出端，则第一采样子电路231包括第一触发器DFF0和第一触发器DFF1，第一触发器DFF0的输入端与地址使能输出端连接，第一触发器DFF1的输入端与地址输出端连接。这样，第一触发器DFF0和第一触发器DFF1就可以基于同一时钟信号，在第一采样时间点同步触发地址使能信号和地址信号从逻辑芯片201向存储芯片202输出。
在一种可选的实施方式中，第二采样子电路232可以包括：与上述多个第一触发器一一对应设置的多个第二触发器。多个第二触发器的输入端与各自对应的第一触发器的输出端连接，时钟端均与上述时钟接口连接，输出端与存储阵列模块121连接。需要说明的是，上述多个第二触发器的时钟端与上述多个第一触发器的时钟端均连接同一时钟接口，接收由该时钟接口提供的同一时钟信号。
上述多个第二触发器用于对各自接收到的第一目标信号进行锁存，基于同一时钟信号，在第二采样时间点同步触发锁存的第一目标信号输出给存储阵列模块121。由于信号需要先从逻辑芯片201输出才能在存储芯片202进行锁存，因此，第二采样时间点应晚于第一采样时间点。
例如，在上述示例中，第一采样子电路231包括第一触发器DFF0和第一触发器DFF1，相应地，第二采样子电路232可以包括第二触发器DFF2和第二触发器DFF3。第二触发器DFF2的输入端与第一触发器DFF0的输出端Q0连接，对接收到的地址使能信号进行锁存。第二触发器DFF3的输入端与第一触发器DFF1的输出端Q1连接，对接收到的地址信号进行锁存。这样，第二触发器DFF2和第二触发器DFF3就可以基于同一时钟信号，在第二采样时间点同步触发地址使能信号和地址信号输出给存储阵列模块121，即同步被存储阵列模块121接收。这样就可以使得地址使能信号与地址信号到达DRAM的时间基本保持同步，将逻辑芯片201与DRAM之间的地址使能端口与地址端口转换为同步端口。
进一步地，为了保证上述多路第一目标信号均能被时钟正常采样，上述多路第一目标信号到达相应第二触发器的时间均位于第一采样时间点与所述第二采样时间点之间，且上述多路第一目标信号的有效时长均大于或等于第一采样时间点与第二采样时间点之间的时间间隔。这样就可以确保在第二采样时间点各路第一目标信号均能够被正确采样到。
具体实施时，第一采样时间点与第二采样时间点之间的时间间隔可以根据实际应用场景的需要设置。例如，该时间间隔可以设置为上述时钟信号的一个时钟周期。
可以理解的是，相比于设计专门的物理接口硬核将上述目标输出端的信号输出时间控制在极短的建立时间范围如-100ps到100ps内，对这些目标输出端的相对时钟设置相应的约束，控制各路第一目标信号在Ta和Tb之间到达DRAM中的触发器，简单易实现，有效地降低了对逻辑芯片201中目标输出端的设计要求。
例如，上述第一触发器和第二触发器可以均采用D触发器。图11示出了地址使能信号和地址信号的一种示例性传输时序图。图11中，Ta时刻表示第一采样时间点，Tb时刻表示第二采样时间点，CLK表示时钟信号，Q0表示表示第一触发器DFF0输出的地址使能信号，Q1表示第一触发器DFF1输出的地址信号，Q2表示第二触发器DFF2输出的地址使能锁存信号，Q3表示第二触发器DFF3输出的地址锁存信号。
假设上述第一触发器DFF0、DFF1和第二触发器DFF2、DFF3均采用上升沿触发方式。如图11所示，Ta时刻，时钟信号CLK跳变为高电平，触发第一触发器DFF0的Q0端口输出自身D端口接收到的地址使能信号，使得第二触发器DFF2对地址使能信号进行锁存，同时，触发第一触发器DFF1的Q1端口输出自身D端口接收到的地址信号，使得第二触发器DFF3对地址信号进行锁存。Tb时刻，时钟信号CLK从低电平跳变到高电平，触发第二触发器DFF2的Q2端口输出锁存的地址使能信号，即地址使能锁存信号，同时，触发第二触发器DFF3的Q3端口输出锁存的地址信号，即地址锁存信号，从而使得地址使能信号与地址信号能够同步被DRAM接收。需要说明的是，考虑到触发器从时钟触发到输出响应需要一定的耗时，所以在时钟触发后需要间隔一定时间输出端口才会输出相应的信号。
可以理解的是，上述第二采样子电路232是同步触发各路第一目标信号输出的，在一种可选的实施方式中，为了更好地适应DRAM的采样时序，如图10所示，第一时序控制电路230还可以包括：延时子电路233，设置于存储芯片202中，上述第二采样子电路232的输出端通过延时子电路233与存储阵列模块121连接。延时子电路233用于调整从第二采样子电路232输出的各路第一目标信号到达存储阵列模块121的相对时间关系，以满足上述的接口时序条件。例如，可以分别针对每路第一目标信号设置一个可调延迟单元，按照预设延时规则，调节每个延时单元的延迟时间。预设延迟规则可以根据具体存储阵列的接口采样时序要求设置。
还是以上述多路第一目标信号包括地址使能信号和地址信号为例，可以分别针对性地设置第一延时单元和第二延时单元，第一延时单元的输入端与第二触发器DFF2的输出端Q2连接，第二延时单元的输入端与第二触发器DFF3的输出端Q3连接，第一延时单元与第二延时单元的输出端分别与存储阵列模块121中的相应信号接收端口连接。
此时，就可以通过分别配置第一延时单元和第二延时单元的延时时间，控制第二触发器DFF2输出的地址使能锁存信号和第二触发器DFF3输出的地址锁存信号最终到达存储阵列模块121的相对时间关系，以满足存储阵列对地址使能信号以及地址信号的时序要求。例如，存储阵列需要地址信号在地址使能信号之前到达，且间隔时间为t，则可以配置第一延时单元的延时时间大于第二延时单元的延时时间，且延时时间差为t。
或者，在本说明书其他实施例中，也可以仅针对性地设置延时单元对需要后到达的一路锁存信号进行延时，即可满足存储阵列的信号采样时序要求，本实施例对延时子电路233的具体实现不做限制。
本实施例提供的技术方案，通过设置上述第一时序控制电路230并输入一个同步时钟，能够有效地同步逻辑芯片201输出给DRAM的信号，从而将逻辑芯片201和DRAM之间的接口转换成同步接口。
在逻辑芯片201设计时只需要对输出给DRAM接口的信号根据DRAM接口路径设置相应的输出延迟约束即可实现逻辑芯片201的半定制流程设计。另外，由于存储芯片202是一个通用的设计，而对应的逻辑芯片201可能有多种形态，通过在DRAM中增设第二采样子电路232实现逻辑芯片201的同步输出，简化了逻辑芯片201的设计流程和难度，加速了逻辑芯片201的研发进度。
进一步地，在一种可选的实施方式中，上述三维堆叠芯片还包括：第二时序控制电路（图中未示出）。逻辑芯片201内各存储控制模块111的目标输入端通过第二时序控制电路与存储芯片202内的存储阵列模块121连接。第二时序控制电路的时钟端也与上述的时钟接口连接，即与第一时序控制电路230受同一时钟信号的控制。第二时序控制电路用于基于该时钟信号，控制存储阵列模块121输出的多路第二目标信号到达目标输入端的传输时序，以满足逻辑芯片201对多路第二目标信号的接口时序条件。其中，多路第二目标信号为多路具有时序匹配关系的信号，例如，可以包括读数据使能信号和读出数据信号即从存储阵列模块121读出的数据信号。
需要说明的是，第二时序控制电路的具体原理与上述第一时序控制电路230类似，具体可以参照上述第一时序控制电路230的相关描述，此处不再赘述。
在一种可选的实施方式中，逻辑芯片201内的目标输入端具备自身的信号抓取逻辑，此时，相比于第一时序控制电路230，第二时序控制电路可以无需设置延时子电路来调整到达目标输入端的各路第二目标信号的相对时间关系。
通过设置第二时序控制电路并输入一个同步时钟，能够有效地同步DRAM输出给逻辑芯片201的信号，从而将逻辑芯片201与DRAM之间的接口转换成同步接口。
另外，本说明书实施例提供了一种时序控制方法，可以应用于图8对应的实施例提供的三维堆叠芯片200。如图12所示，该方法包括以下步骤：
步骤S1201，获取时钟信号；
步骤S1202，基于时钟信号，控制逻辑芯片内目标输出端输出的多路第一目标信号到达存储阵列模块的传输时序，以满足存储阵列模块对上述多路第一目标信号的接口时序条件。
需要说明的是，步骤S1201和步骤S1202的具体实施过程可以参照上文芯片结构实施例中的相应描述，此处不再赘述。
在一种可选的实施方式中，上述步骤S1202可以包括：基于时钟信号，在第一采样时间点同步触发目标输出端输出的多路第一目标信号从逻辑芯片201输出；分别对多路第一目标信号进行锁存，并基于时钟信号，在第二采样时间点同步触发锁存的各路第一目标信号输出给存储阵列模块121，第二采样时间点晚于第一采样时间点。具体实施过程可以参照上文中的相关描述，此处不再赘述。
在一种可选的实施方式中，上述在第二采样时间点同步触发锁存的各路第一目标信号输出给所述存储阵列模块121的步骤可以包括：在第二采样时间点同步触发锁存的各路第一目标信号输出；按照预设延时规则，对输出的各路第一目标信号分别进行延时处理，以对各路第一目标信号到达所述存储阵列模块121的相对时间关系进行调整，以满足所述接口时序条件。具体实施过程可以参照上文中的相关描述，此处不再赘述。
在一种可选的实施方式中，上述时序控制方法还包括：基于所述时钟信号，控制所述存储阵列模块121输出的多路第二目标信号到达逻辑芯片201内目标输入端的传输时序，以满足所述逻辑芯片201对所述多路第二目标信号的接口时序条件。具体实施过程可以参照上文中的相关描述，此处不再赘述。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的方法的具体工作过程，可以参考前述芯片结构实施例中的对应过程，在此不再赘述。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。术语“多个”表示两个以上，包括两个或大于两个的情况。
尽管已描述了本说明书的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本说明书范围的所有变更和修改。
显然，本领域的技术人员可以对本说明书进行各种改动和变型而不脱离本说明书的精神和范围。这样，倘若本说明书的这些修改和变型属于本说明书权利要求及其等同技术的范围之内，则本说明书也意图包含这些改动和变型在内。

Claims (12)

1.一种三维堆叠芯片，其特征在于，包括：存储晶圆层以及与所述存储晶圆层层叠设置的逻辑晶圆层，
所述存储晶圆层包括M个存储阵列模块，所述逻辑晶圆层中对应设置有N个存储控制模块，每个所述存储控制模块通过晶圆级层间连接结构与k个所述存储阵列模块连接，用于控制各自连接的所述存储阵列模块进行数据写入或读出操作，
其中，M、N均为大于或等于2的整数，且N小于或等于M，k为大于或等于1且小于M的整数；
每个所述存储控制模块中均设置有译码解析模块，所述译码解析模块对数据操作信息中的命令以及地址进行译码分析，以对待操作存储阵列模块进行数据写入或读出操作。
2.根据权利要求1所述的三维堆叠芯片，其特征在于，每个所述存储控制模块通过所述晶圆级层间连接结构与一个所述存储阵列模块的数据及控制总线直连，不同所述存储阵列模块的数据及控制总线相互独立。
3.根据权利要求1所述的三维堆叠芯片，其特征在于，k为大于或等于2且小于M的整数，k个所述存储阵列模块分布在同一存储晶圆，所述存储晶圆层还包括：与所述存储控制模块一一对应设置的控制逻辑模块，
所述存储控制模块通过晶圆级层间连接结构与所述控制逻辑模块连接，所述控制逻辑模块分别与k个所述存储阵列模块的数据及控制总线直连，
所述控制逻辑模块用于：根据所述存储控制模块发送的数据写入或读出信号，分时控制k个所述存储阵列模块进行数据写入或读出操作。
4.根据权利要求3所述的三维堆叠芯片，其特征在于，所述数据写入或读出信号包括片选控制信息以及写入或读出信息，所述控制逻辑模块具体用于：根据所述片选控制信息从k个所述存储阵列模块中确定待写入或读出的存储阵列模块，并根据所述写入或读出信息对该存储阵列模块进行数据写入或读出操作。
5.根据权利要求3所述的三维堆叠芯片，其特征在于，所述控制逻辑模块具体用于：根据所述数据写入或读出信号对应的地址空间，从k个所述存储阵列模块中确定待写入或读出的存储阵列模块，并根据数据写入或读出信号对该存储阵列模块进行数据写入或读出操作。
6.根据权利要求1所述的三维堆叠芯片，其特征在于，k为大于或等于2且小于M的整数，所述存储晶圆层包括k个层叠设置的存储晶圆，与一个所述存储控制模块连接的k个所述存储阵列模块分别分布在k个存储晶圆，
所述存储控制模块与k个所述存储阵列模块之间设置有片选信道，用于选定其中一个存储阵列模块进行所述数据写入或读出操作。
7.根据权利要求1-6中任一项所述的三维堆叠芯片，其特征在于，所述逻辑晶圆层还设置有处理模块，每个所述存储控制模块均与所述处理模块连接，
所述处理模块用于确定待操作存储阵列模块，并向连接所述待操作存储阵列模块的所述存储控制模块发送数据操作信息。
8.根据权利要求7所述的三维堆叠芯片，其特征在于，所述处理模块接收数据写入命令和写入数据，根据所述写入数据的占用空间和所述存储阵列模块的存储空间确定所述写入数据的写入地址，以确定所述待操作存储阵列模块。
9.根据权利要求8所述的三维堆叠芯片，其特征在于，
响应于所述写入数据的占用空间大于所述存储阵列模块的存储空间，所述处理模块将所述写入数据存储在第一存储阵列模块和第二存储阵列模块中，所述第一存储阵列模块和所述第二存储阵列模块通过不同的存储控制模块控制；或者，
所述第一存储阵列模块和所述第二存储阵列模块位于不同的存储晶圆层，且通过不同的存储控制模块控制。
10.根据权利要求1-6中任一项所述的三维堆叠芯片，其特征在于，所述层间连接结构包括数据通道以及控制通道，所述数据通道用于传输写入或读出的数据信号，所述控制通道用于传输控制数据写入或读出的控制信号。
11.根据权利要求10所述的三维堆叠芯片，其特征在于，所述控制信号包括命令信号和地址信号；
其中，所述命令信号包括：行操作使能信号、列操作使能信号以及写数据控制信号；
所述地址信号包括行地址信号和列地址信号。
12.一种三维堆叠芯片的数据处理方法，其特征在于，所述三维堆叠芯片包括：存储晶圆层以及与所述存储晶圆层层叠设置的逻辑晶圆层，所述存储晶圆层包括M个存储阵列模块，所述逻辑晶圆层中对应设置有N个存储控制模块，每个所述存储控制模块通过晶圆级层间连接结构与k个所述存储阵列模块连接，用于控制各自连接的所述存储阵列模块进行数据写入或读出操作，其中，M、N均为大于或等于2的整数，且N小于或等于M，k为大于或等于1且小于M的整数；每个所述存储控制模块中均设置有译码解析模块，所述译码解析模块对数据操作信息中的命令以及地址进行译码分析，以对待操作存储阵列模块进行数据写入或读出操作，所述方法包括：
接收存储控制信号；
基于所述存储控制信号，利用多个存储控制模块并行对所述存储控制模块连接的所述存储阵列模块进行数据写入或读出操作。
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