KR101600447B1 - 구성 가능한 대역폭 메모리 장치들 및 방법들 - Google Patents

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Abstract

메모리 다이들의 적층과 부착된 논리 다이를 포함하는 것과 같은 메모리 장치들 및 방법들이 설명된다. 설명된 방법과 장치들은 메모리 다이들의 적층의 선택된 부분들을 위한 대역폭의 구성을 제공한다. 부가적인 장치들, 시스템들, 그리고 방법들이 공개된다.

Description

구성 가능한 대역폭 메모리 장치들 및 방법들{CONFIGURABLE BANDWIDTH MEMORY DEVICES AND METHODS}
본 특허 출원은 여기에 참조로서 포함되는 2009년 3월 23일 출원된 미국 출원 번호 제12/408,906호로부터의 우선권 이익을 주장한다.
여기서 설명된 다양한 실시예들은 반도체 메모리들과 연관된 장치, 시스템들, 그리고 방법들에 관한 것이다.
마이크로프로세서 기술은 반도체 메모리 기술보다 빠른 속도로 진화해왔다. 결과적으로, 현대의 호스트 프로세서와, 프로세서가 명령들과 데이터를 수신하기 위해 짝지어지는 반도체 메모리 서브시스템 사이에는 성능의 불일치가 종종 존재한다. 예를 들어, 일부 고성능 서버들은 메모리 요청들에 대한 응답들을 위해 대기하는 4개의 클록 사이클들 중 세 개를 휴지(idle)시키고 있는 것으로 추정된다.
또한, 소프트웨어 응용과 운영 시스템 기술의 진화는 프로세서 코어들과 쓰레드들(cores and threads)의 수가 지속적으로 증가함에 따라 보다 높은 밀도의 메모리 서브시스템에 대한 요구를 증가시켜 왔다. 그러나, 현재 기술의 메모리 서브시스템들은 종종 성능과 밀도 사이의 타협을 나타낸다. 보다 높은 대역폭들은 JEDEC(Joint Electron Device Engineering Council) 전기 규정들을 초과하지 않고 시스템에 연결될 수 있는 메모리 카드들 또는 모듈들의 수를 제한할 수 있다.
DDR(dual data rate)이나 SDRAM(synchronous dynamic random access memory)와 같은 JEDEC 인터페이스 표준들로의 확장들이 제안되었지만, 일반적으로 미래의 예상된 메모리 대역폭들과 밀도들에 대한 부족함이 발견된다. 약점들은 메모리 전원 최적화의 부족과, 호스트 프로세서와 메모리 서브시스템 사이의 인터페이스의 유일성(uniqueness)의 부족을 포함한다. 후자의 약점은 프로세서 및/또는 메모리 기술들이 변화함에 따라 인터페이스를 재설계해야할 필요를 야기할 수 있다.
도 1은 발명의 실시예에 따른 메모리 시스템의 블록도를 도시한다.
도 2는 발명의 실시예에 따른 논리 다이(logic die)를 갖는 적층 다이(stacked-die) 3D 메모리의 잘려진 개념도를 도시한다.
도 3은 발명의 실시예에 따른 메모리 볼트(vault) 제어기 및 연관된 모듈들의 블록도를 도시한다.
도 4는 발명의 실시예에 따른 메모리 장치의 동작 방법을 도시한다.
도 5는 발명의 실시예에 따른 다른 메모리 시스템의 블록도를 도시한다.
도 6은 발명의 실시예에 따른 정보 처리 시스템의 블록도를 도시한다.
다음 발명의 상세한 설명에서, 본 명세서의 일부를 구성하는 첨부 도면들을 참조하며, 도시의 방법으로 발명이 수행될 수 있는 특정 실시예들이 보여진다. 이러한 실시예들은 당업자들이 발명을 수행할 수 있도록 충분하게 상세히 설명된다. 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 그리고 전기적 변화들이 만들어질 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 메모리 장치(100)의 블록도를 포함한다. 메모리 장치(100)는 하나 이상의 시작 장치들 및/또는 종착 장치들(예를 들면, 하나 이상의 많은 프로세서들을 포함하는 것과 같은 호스트)과 적층 어레이 메모리 "볼트들(vaults)"의 세트(110) 사이의 명령들, 어드레스들, 및/또는 데이터의 복수의 아웃바운드(outbound) 및/또는 인바운드(inbound) 스트림들을 실질적으로 동시에 운반하도록 동작한다. 증가된 메모리 시스템 밀도, 대역폭, 병렬성(parallelism), 그리고 확장성(scalability)이 얻어질 수 있다.
다중 다이 메모리 어레이 실시예들은 종래 설계들에서 각각의 개별적인 메모리 어레이 다이 상에 일반적으로 위치되는 제어 로직들을 결집한다. 본 명세서에서 메모리 볼트들로 표시된, 다이들의 적층 그룹의 서브섹션들이 도 1에서 예시적 볼트(110)로, 도 2에서 예시적 볼트(230)로 도시된다. 도시된 예들에서 보여진 메모리 볼트들은 공통 제어 로직을 공유한다. 메모리 볼트 아키텍처는 에너지 효율을 증가시키기 위하여 전략적으로 메모리 제어 로직을 분할하면서, 전원이 켜진 메모리 뱅크들의 미세한 입도(granularity)를 제공한다. 도시된 실시예들은 또한 표준화된 호스트 프로세서가 시스템 인터페이스를 메모리할 수 있게 한다. 표준화된 인터페이스는 메모리 기술이 진화함에 따라 재설계 사이클 시간들을 줄일 수 있다.
도 2는 다양한 실시예들에 따른 메모리 장치(100)를 형성하기 위해 논리 다이(202)가 적층된 적층 다이 3D 메모리 어레이(200)의 잘려진 개념도이다. 메모리 장치(100)는 결과적으로 적층 다이 3D 메모리 어레이(200)를 만드는 메모리 어레이들(203)의 하나 이상의 적층들을 포함한다. 다중 메모리 어레이들(예를 들면, 메모리 어레이(203))이 복수의 다이들의 각각(예를 들면, 다이(204)) 상에서 만들어진다. 메모리 어레이 다이들은 이후 적층 다이 3D 메모리 어레이(200)를 형성하기 위해 적층된다.
적층의 각 다이는 다중 "타일들(tiles)"(예를 들면, 적층된 다이(204)와 연관된 타일들(205A, 205B, 그리고 205C))로 분할된다. 각 타일(예를 들면, 타일(205C))은 하나 이상의 메모리 어레이들(203)을 포함할 수 있다. 메모리 어레이들(203)은 임의의 특정 메모리 기술로 제한되지 않으며 DRAM(dynamic random-access memory), SRAM(static random access memory), 플래시 메모리 등을 포함할 수 있다.
메모리 어레이 타일들의 적층 세트(208)는 적층 다이들의 각각으로부터의 단일 타일(예를 들면, 도 1의 도면으로부터 감추어진 기저 타일을 갖는 타일들(212B, 212C, 그리고 212D))을 포함할 수 있다. 전원, 어드레스, 및/또는 데이터와 유사한 공통 신호들이 "TWI들(through-wafer interconnects)"와 같은 도전성 경로들(예를 들면, 도전성 경로(224)) 상의 "Z" 차원(220)에서 타일들의 적층 세트(208)를 가로지를 수 있다. TWI는 특정 웨이퍼나 다이를 전체적으로 통과할 필요는 없다는 것에 주의한다.
한 구성의 적층 다이 3D 메모리 어레이(200)는 메모리 "볼트들"의 세트(예를 들면, 메모리 볼트(230))로 분할된다. 각 메모리 볼트는, 타일들의 세트(208)를 전기적으로 상호연결시키기 위한 TWI들의 세트와 함께, 복수의 적층 다이들의 각각으로부터의 하나의 타일인, 타일들의 적층 세트(예를 들면, 타일들의 세트(208))를 포함한다. 볼트의 각 타일은 하나 이상의 메모리 어레이들(예를 들면, 메모리 어레이(240))을 포함한다. 개별적 볼트들(230)로의 분할들이 설명되었지만, 3D 메모리 어레이(200)는 다수의 다른 방법으로 또한 분할될 수 있다. 다른 분할들의 예는 다이들, 타일들 등에 의한 분할을 포함한다.
도 2로부터의 메모리 볼트들(230)과 유사하게, 메모리 볼트들의 세트(102)가 메모리 장치(100) 내의 맥락에서 도 1에 도시된다. 메모리 장치(100)는 또한 복수의 메모리 볼트 제어기들(MVC들)(예를 들면, MVC(106))(104)을 포함한다. 각 MVC는 대응하는 메모리 볼트(예를 들면, 세트(102)의 메모리 볼트(110))와 일대일 관계로 통신으로 결합된다. 따라서 각 MVC는 다른 MVC들과 그들 각각의 메모리 볼트들 사이의 통신들과 독립적으로, 대응하는 메모리 볼트와 통신할 수 있다.
메모리 장치(100)는 또한 복수의 구성 가능한 직렬화된 통신 링크 인터페이스들(SCLI들)(112)을 포함한다. SCLI들(112)은 SCLI들(113)의 아웃바운드 그룹과 SCLI들(115)의 인바운드 그룹으로 분할되며, "아웃바운드"와 "인바운드" 명령들은 프로세서(들)(114)의 시점에서 정의된다. 복수의 SCLI들(112)의 각 SCLI는 다른 SCLI들과 동시 동작이 가능하다. SCLI들(112)은 복수의 MVC들(104)을 하나 이상의 프로세서(들)(114)로 함께 통신으로 결합시킨다. 메모리 장치(100)는 호스트 프로세서(들)(104)에 다중 링크, 고 처리량 인터페이스를 제공한다.
메모리 장치(100)는 또한 스위치(116)를 포함할 수 있다. 일부 실시예들에서, 스위치(116)는 교차 연결 스위치로도 불릴 수 있는 매트릭스 스위치를 포함할 수 있다. 스위치(116)는 복수의 SCLI들(112)과 복수의 MVC들(104)에 통신으로 결합된다. 스위치(116)는 각 SCLI로 선택된 MVC로 직접적으로 교차연결할 수 있다. 따라서 호스트 프로세서(들)(114)은 실질적 동시 방식으로 복수의 SCLI들(112)을 가로질러 복수의 메모리 볼트들(102)을 액세스할 수 있다. 이러한 아키텍처는 멀티 코어 기술들을 포함하는 현대 프로세서 기술들에 대하여 높은 프로세서-대-메모리 대역폭을 제공할 수 있다.
메모리 장치(100)는 또한 스위치(116)와 결합된 메모리 패브릭(fabric) 제어 레지스터(117)를 포함할 수 있다. 메모리 패브릭 제어 레지스터(117)는 구성 소스로부터 메모리 패브릭 구성 파라미터들을 수용하여, 메모리 장치(100)의 하나 이상의 구성요소들을 선택가능한 모드에 따라 동작하도록 구성한다. 예를 들어, 스위치(116)와, 복수의 메모리 볼트들(102)과 복수의 MVC들(104)의 각각은, 개별적인 메모리 요청들에 응답하여 서로 독립적으로 동작하도록 일반적으로 구성될 수 있다. 이러한 구성은 SCLI들(112)과 메모리 볼트들(102) 사이의 병렬성의 결과로서 메모리 시스템 대역폭을 강화시킬 수 있다.
대안적으로, 메모리 장치(100)는 복수의 메모리 볼트들(102)의 둘 이상의 서브세트와 MVC들의 대응하는 서브세트가 단일 요청에 응답하여 동시에 동작하도록 메모리 패브릭 제어 레지스터(117)를 통하여 구성될 수 있다. 후자의 구성은 단일 볼트와 연관된 데이터 워드의 폭보다 넓은 데이터 워드를 액세스하는데 사용될 수 있다. 여기서 이러한 워드는 넓은 데이터 워드로 불린다. 이러한 기술은 대기 시간(latency)을 감소시킬 수 있다. 다른 구성들이 선택된 비트 패턴을 메모리 패브릭 제어 레지스터(117)로 적재함으로써 가능해진다.
일 실시 예에서 아웃바운드 SCLI들(113)은 복수의 아웃바운드 차동 쌍 직렬 경로들(differential pair serial paths;DPSP들)(128)을 포함할 수 있다. DPSP들(128)은 호스트 프로세서(들)(114)과 통신적으로 결합되며 아웃바운드 패킷을 집합적으로 전송할 수 있다. 아웃바운드 SCLI(113)는 또한 복수의 아웃바운드 DPSP들(128)과 결합된 역직렬화기(deserializer;130)를 포함할 수 있다. 아웃바운드 SCLI는 또한 역직렬화기(130)에 통신적으로 결합된 디멀티플렉서(138)를 포함할 수 있다. 한 실시예에서, DSPS들, 역직렬화기들, 그리고 디멀티플렉서들의 구성은 데이터 패킷들 또는 서브패킷들의 효율적인 전송을 용이하게 한다. 한 실시예에서, 아웃바운드 SLCI들과 유사하게 인바운드 SLCI들과, DSPS들, 역직렬화기들, 그리고 멀티플렉서들의 유사한 구성이 데이터 패킷들 또는 서브패킷들의 효율적인 전송을 용이하게 한다.
도 3은 다양한 실시예들에 따른 MVC(예를 들면, MVC(106))와 연관된 모듈들의 블록도이다. MVC(106)는 프로그램 가능한 볼트 제어 로직(PVCL) 구성요소(310)를 포함할 수 있다. PVCL(310)은 MVC(106)를 대응하는 메모리 볼트(예를 들면, 메모리 볼트(110))와 인터페이스한다. PVCL(310)은 대응하는 메모리 볼트(110)와 연관된 하나 이상의 제어 신호들 및/또는 타이밍 신호들을 발생시킨다.
PVCL(310)은 MVC(106)를 선택된 구성 또는 선택된 기술의 메모리 볼트(110)로 적응시키도록 구성될 수 있다. 따라서, 예를 들어, 메모리 장치(100)는 현재 사용가능한 DDR2 DRAM들을 사용하여 초기에 구성될 수 있다. 메모리 장치(100)는 그 후에 DDR3 뱅크 제어와 타이밍 논리를 포함하도록 PVCL(310)을 재구성하여 DDR3 기반 메모리 볼트 기술을 수용하도록 적응될 수 있다.
MVC(106)는 PVCL(310)과 통신적으로 결합된 메모리 시퀀서(314)를 포함한다. 메모리 시퀀서(314)는 연관된 메모리 볼트(110)를 구현하는데 사용된 기술에 기초한 동작들의 메모리 기술 의존 세트를 수행한다. 메모리 시퀀서(314)는 예를 들면, 대응하는 메모리 볼트(110)와 연관된 명령 디코드 동작들, 메모리 어드레스 멀티플렉싱 동작들, 메모리 어드레스 디멀티플렉싱 동작들, 메모리 리프레시(refresh) 동작들, 메모리 볼트 훈련 동작들, 및/또는 메모리 볼트 선취(prefetch) 동작들을 수행할 수 있다. 일부 실시예들에서, 메모리 시퀀서(314)는 DRAM 시퀀서를 포함할 수 있다. 일부 실시예들에서, 메모리 리프레시 동작들은 개별적인 리프래시 제어기(도시되지 않음)에서 시작할 수 있다.
메모리 시퀀서(314)는 메모리 장치(100)를 선택된 구성 또는 기술의 메모리 볼트(110)로 적응시키도록 구성될 수 있다. 예를 들어, 메모리 시퀀서(314)는 메모리 장치(100)와 연관된 다른 메모리 시퀀서들과 동시에 동작하도록 구성될 수 있다. 이러한 구성은 단일 캐시 라인 요청에 응답하여 호스트 프로세서(들)(114)와 연관된 캐시 라인(도시되지 않음)으로 다중 메모리 볼트들로부터 넓은 데이터 워드를 배달하기 위해 사용될 수 있다. MVC(106)는 또한 기록 버퍼(316)를 포함할 수 있다. 기록 버퍼(316)는 호스트 프로세서(들)(114)로부터 MVC(106)에 도착하는 데이터를 완충하기 위하여 PVCL(310)로 결합될 수 있다. MVC(106)는 또한 판독 버퍼(317)를 포함할 수 있다. 판독 버퍼(317)는 대응하는 메모리 볼트(110)로부터 MVC(106)에 도착하는 데이터를 완충하기 위하여 PVCL(310)로 결합될 수 있다.
MVC(106)는 또한 비순차적(out-of-order) 요청 큐(318)를 포함할 수 있다. 비순차적 요청 큐(318)는 메모리 볼트(110)에 포함된 복수의 메모리 뱅크들에 판독 및/또는 기록 동작들의 순차적(ordered) 시퀀스를 수립한다. 순차적 시퀀스는 뱅크 충돌들을 감소시키고 판독-대-기록 회전 시간을 감소시키기 위하여 임의의 단일 메모리 뱅크로의 연속적인 동작들을 회피하도록 선택된다.
MVC(106)는 또한 메모리 수리 로직(memory repair logic; MRL) 구성요소(324)를 포함할 수 있다. MRL(324)은 TWI 수리 로직(328)을 사용하는 TWI 수리 동작들, 또는 다른 수리 동작들과 같은 다수의 동작들을 관리할 수 있다.
도 4는 발명의 실시예에 따른 동작 방법을 도시한다. 동작(410)에서, 호스트에 결합된 제 1 개수의 제 1 링크들이 선택된다. 제 1 링크들의 예는 위에서 설명된 바와 같은 SCLI들(112)을 포함한다. 각각의 제 1 링크는 개별적인 대역폭을 갖는다. 제 1 개수의 제 1 링크들이 함께 동작하도록 선택될 때, 조합된 제 1 링크들의 대역폭은 증가된다.
동작(420)에서, 적층의 복수의 메모리 볼트들의 각각의 메모리 볼트들과 결합된 제 2 개수의 제 2 링크들이 선택된다. 제 2 링크들의 예는 도 1에 도시된 바와 같은 링크들(120)을 포함한다. 도 1의 예에서, 제 2 링크들(120)은 MVC들(104)의 각각을 적층 다이 3D 메모리 어레이(200)의 각각의 연관된 메모리 볼트(102)로 결합시킨다. 메모리 볼트들은 적층 다이 3D 메모리 어레이(200)의 부분들로서 기술되었지만, 다이들(204), 타일들(205) 등과 같은 다른 부분들이 가능하다.
동작(430)에서, 상기 선택된 제 1 개수의 제 1 링크들과 상기 선택된 제 2 개수의 제 2 링크들이 메모리 다이들의 적층과 호스트 사이에 메모리 대역폭을 제공하기 위해 함께 결합된다(coupled). 도 1을 예로써 다시 사용하면, 선택된 개수의 제 1 링크들(112)과 선택된 개수의 제 2 링크들(120)은 적층 다이 3D 메모리 어레이(200)와 호스트(114) 사이에 메모리 대역폭을 제공하기 위해 결합된다.
실시예들은 다중 볼트들(110)로의 액세스를 병렬로 제공하기 위하여 하나의 제 1 링크(112)를 다중 제 2 링크들(120)로 결합시키는 것을 포함한다. 다른 실시예는 단일의 제 1 링크(112)와만 사용가능한 것보다 단일의 주어진 볼트(110)로부터의 더 많은 대역폭을 제공하기 위하여 하나의 제 2 링크(120)를 다중 제 1 링크들(112)로 결합시키는 것을 포함한다. 다른 예들은 다중 볼트들(110)과 다중 제 1 링크들(112) 모두의 관점에서 다수의 대역폭 조합들을 제공하기 위해 다중 제 1 링크들(112)과 제 2 링크들(120)의 조합들을 포함한다.
제 1 링크들(112)의 수를 제 2 링크들(120)의 수로 결합시키는데 사용되는 스위치(116)가 도 1에 도시된다. 일 실시 예에서, 스위치(116)는 메모리 동작동안 메모리 대역폭을 적층 다이 3D 메모리 어레이(200)의 부분들로 변화시킬 수 있는 동적 링크 제어기이다. 동적 링크 제어기의 예는 임의의 제 1 링크 또는 링크들을 임의의 제 2 링크 또는 링크들로 직접 연결하는 크로스바(crossbar) 스위치를 포함한다. 다른 예에서, 동적 링크 제어기는 주어진 제 1 링크와 다른 원격 제 2 링크들 사이의 복수의 완충된 연결들을 갖는, 제 1 링크와 제 2 링크 사이의 하나의 지역적 직접 연결을 포함한다. 이러한 실시예는 이하의 도 5에 대하여 보다 자세하게 설명된다.
또 다른 예에서, 스위치(116)는 메모리 대역폭을 적층 다이 3D 어레이(200)의 부분들로 제조시 한번, 또는 장치 시작시 한번 설정하는 정적인 제어기이다. 정적인 구성의 예에서, 메모리 패브릭 제어 레지스터(117)와 같은 링크 구성 레지스터가 제조시, 시작시, 또는 장치 리셋과 같은 다른 이벤트시에 한번 대역폭을 구성하기 위해 사용된다.
일 실시 예에서, 위에서 설명된 바와 같은 정적인 구성 또는 동적인 구성과 같은 원하는 구성이 호스트(114)로부터 경로(122)를 통해 메모리 패브릭 제어 레지스터(117)로 전송된다. 한 실시예에서, 원하는 구성은 메모리 맵으로부터 전송된다. 메모리 맵 구성에서, 메모리 어드레스 공간의 영역들은 하나 또는 다중 볼트들에 의해 서비스되도록 매핑될 수 있다. 선택된 예들에서 메모리 맵은 위에서 논의된 바와 같은 호스트(114)의 논리 칩(202) 상에, 또는 메모리 장치(100) 외부의 다른 위치들에 위치될 수 있다.
위에서 설명된 바와 같은 메모리 장치들 및 시스템들은 대역폭을 다양한 타입들의 메모리 동작들과 일치시키도록 구성될 수 있다. 예를 들어, 하나의 넓은 대역폭 경로를 제공하기 위하여 다중 링크들이 조합될 수 있거나, 또는 다수의 보다 작은 대역폭 경로들을 생성하기 위하여 링크들이 분할될 수 있다. 한 응용에서, 보다 작은 대역폭 경로들이 전원을 보존하기 위해 사용되고, 다른 응용에서는 보다 넓은 대역폭 경로들이 속도를 제공하기 위해 사용된다.
일 실시 예에서, 다중 링크들이 판독 대역폭과 다른 기록 대역폭을 동적으로 제공하도록 조합된다. 일반적으로, 판독 동작들은 메모리 시스템에서 기록 동작들과 다른 양의 시간을 사용한다. 기록으로부터 판독 동작으로 대역폭을 변화시키기 위해 링크들을 조합하는 것에 의해, 기록 동작의 속도가 실질적으로 판독 동작의 속도와 매칭하도록 조절될 수 있다. 일 실시예에서, 주어진 메모리 장치의 동작 속도의 판독 대 기록비가 결정된다. 일 실시예에서, 이후 판독 대 기록비가 레지스터에 저장되고, 장치 동작 동안, 레지스터에 기록된 값에 기초하여 판독 동작들과 기록 동작들 사이에서 대역폭이 변화된다. 일 실시 예에서, 레지스터는 위의 실시예들에서 설명된 바와 같은 논리 다이에서와 같은 메모리 장치(100) 상에 위치된다. 호스트(114)나 다른 위치의 레지스터에 비를 기록하는 것과 같이, 판독 대 기록비의 트랙을 유지하기 위한 다른 방법들이 또한 가능하다.
도 5는 다른 메모리 장치(500)의 예를 도시한다. 다수의 제 1 링크들(512)에 의해 메모리 장치(500)와 결합된 호스트(514)가 도시된다. 다수의 제 2 링크들(520)에 의해 논리 다이(502)와 결합된, 위의 실시예들과 유사한, 적층 다이 3D 메모리 어레이(501)가 도시된다. 도 5의 실시예에서, 각각의 제 1 링크(512)는 메모리 볼트와 같은 적층 다이 3D 메모리 어레이(501)의 부분으로의 한 방향 연결을 포함한다. 각각의 제 1 링크(512)는 또한 볼트들과 같은 원격 메모리 부분들로의 정보 교환을 완충하는 동적 링크 제어기(522)를 통하여 볼트와 같은 임의의 다른 부분으로 선택적으로 결합될 수 있다. 각각의 완충된 연결(524)은 위에서 설명된 실시예들과 유사한 동적 링크 제어기(522)와 MVC(506)와 같은 지역 스위치 사이의 결합으로 도시된다.
두 개의 직접적 지역 연결들과 완충된 원격 연결들을 갖는 실시예들은 빠른 지역적 액세스를 제공하며, 또한, 풀(full) 크로스바 링크 제어기와 같은 예들을 통한 전원 절약들을 제공한다. 전원 절약들은 원격 볼트들 또는 다른 메모리 부분들로의 완충 동작의 결과로서 용이해진다.
다양한 실시예들의 장치와 시스템들이 고밀도, 다중 링크, 고 처리량 반도체 메모리 서브시스템과 다른 응용들에서 유용할 수 있다. 따라서, 발명의 다양한 실시예들은 이렇게 제한되지 않는다. 메모리 장치(100)의 예시들은 다양한 실시예들의 구조의 일반적인 이해를 제공하기 위한 것으로 의도된다. 그들은 여기서 설명된 구조들을 사용할 수 있는 모든 소자들 그리고 장치와 시스템들의 특성들의 완전한 설명으로서 여겨지는 것으로 의도되지 않는다.
위에서 논의된 바와 같이, 본 명세서에서 시스템들은 3D 메모리 장치들과 프로세서들을 포함하는 것으로 설명된다. 이러한 시스템들의 예들은 텔레비전들, 휴대 전화들, 개인 데이터 보조장치들(PDA들), 개인 컴퓨터들(예를 들면, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 핸드헬드(handheld) 컴퓨터들, 태블릿 컴퓨터들 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들면, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 자동차들, 의료 장치들(예를 들면, 심장 모니터, 혈압 모니터, 등), 셋톱 박스들, 그리고 다른 것들을 포함하지만, 이에 제한되지 않는다.
개인 컴퓨터의 높은 레벨의 예가 본 발명의 하나의 가능한 높은 레벨의 장치 응용을 도시하는 도 6에 포함된다. 도 6은 발명의 실시예에 따라 적어도 하나의 메모리 장치(606)를 포함하는 정보 처리 시스템(information handling system; 600)의 블록도이다.
본 예에서, 정보 처리 시스템(600)은 시스템의 다양한 구성요소들을 결합하기 위한 시스템 버스(602)를 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(602)는 정보 처리 시스템(600)의 다양한 구성요소들 사이의 통신들의 링크들을 제공하며, 단일 버스로서, 버스들의 조합으로서, 또는 임의의 다른 적절한 방법으로서 수행될 수 있다.
칩 어셈블리(604)가 시스템 버스(602)로 결합된다. 칩 어셈블리(604)는 임의의 회로 또는 회로들의 동작가능한 호환성 조합을 포함할 수 있다. 한 실시예에에서, 칩 어셈블리(604)는 프로세서(608) 또는 임의의 타입일 수 있는 다중 프로세서들을 포함한다. 여기서 사용되는, "프로세서"는 마이크로프로세서, 마이크로제어기, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 또는 임의의 다른 타입의 프로세서 또는 처리 회로와 같은 임의의 타입의 계산 회로를 의미하지만, 이에 제한되지는 않는다. 여기서 사용되는, "프로세서"는 다중 프로세서들 또는 다중 프로세서 코어들을 포함한다.
일 실시예에서, 메모리 장치(606)는 칩 어셈블리(604)에 포함된다. DRAM과 같은 메모리 장치는 이러한 메모리 장치(606)의 일 실시예이다. DRAM 장치의 일 실시예는 위의 실시예들에서 설명된 바와 같은 집적 논리 칩을 갖는 적층 메모리 칩 3D 메모리 장치를 포함한다. 메모리(606)는 또한 플래시 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
정보 처리 시스템(600)은 또한 하나 이상의 하드 드라이브들(612), 및/또는 플래시 메모리 드라이브들과 같은 이동가능한 매체들(613)을 처리(handling)하는 하나 이상의 드라이브들, 컴팩트 디스크들(CD들), 디지털 비디오 디스크들(DVD들) 등과 같은, 특정 적용들에 적절한 하나 이상의 메모리 소자들을 차례로 포함할 수 있는 외부 메모리(611)를 포함할 수 있다.
정보 처리 시스템(600)은 또한 모니터와 같은 디스플레이 장치(509), 스피커들 등과 같은 부가적인 주변 구성요소들(610), 그리고 마우스, 트랙볼, 게임 제어기, 음성 인식 장치, 또는 시스템 사용자가 정보 처리 시스템(600)으로 정보를 입력하고 그로부터 정보를 수신하는 것을 허용하는 임의의 다른 장치를 포함할 수 있는 키보드 및/또는 제어기(614)를 포함할 수 있다.
발명의 다수의 실시예들이 설명되었지만, 위의 목록들이 완전한 것으로 의도되지 않는다. 여기서 특정 실시예들이 도시되고 설명되었지만, 동일한 목적을 이루기 위하여 계산되는 임의의 배열이 도시된 특정 실시예에 대체될 수 있다는 것이 당업자에 의해 이해될 것이다. 본 출원은 본 발명의 임의의 적용들 또는 변화들을 포함하는 것으로 의도된다. 위의 설명은 예시적이며 비제한적인 것으로 의도된다는 것이 이해된다. 위의 실시예들과 다른 실시예들의 조합들이 위의 설명을 보는 당업자에 의해 이해될 것이다.

Claims (25)

  1. 다수의 메모리 부분들을 포함하는 메모리 다이(die)들의 적층(stack);
    상기 메모리 다이들의 적층과 결합된 논리 다이; 및
    단일 메모리 요청에 대해 동시에 동작하는 다수의 메모리 부분들을 선택하기 위해 상기 다수의 메모리 부분들에 선택적으로 결합된 메모리 패브릭(fabric) 제어 레지스터를 포함하고,
    각각의 메모리 부분은 시작 및/또는 종착 장치(originating and/or destination device)로의 직접 연결 및 상기 시작 및/또는 종착 장치로의 완충된 연결(buffered connection) 둘다를 포함하는, 메모리 장치.
  2. 청구항 1에 있어서, 상기 메모리 패브릭 제어 레지스터는 제조시 상기 다수의 메모리 부분들을 선택하도록 구성되는, 메모리 장치.
  3. 청구항 1에 있어서, 상기 논리 다이는 상기 메모리 다이들의 적층으로부터 떨어져서 위치되는, 메모리 장치.
  4. 청구항 1에 있어서, 상기 논리 다이는 상기 메모리 다이들의 적층으로 적층된, 메모리 장치.
  5. 다수의 메모리 부분들을 포함하는 메모리 다이들의 적층;
    상기 메모리 다이들의 적층과 결합된 논리 다이;
    단일 메모리 요청에 대해 동시에 동작하는 다수의 메모리 부분들을 선택하기 위해 상기 다수의 메모리 부분들에 선택적으로 결합된 메모리 패브릭 제어 레지스터; 및
    시작 및/또는 종착 장치와 상기 메모리 다이들의 적층 사이의 다수의 직접 연결들 및 완충된 연결을 포함하는, 메모리 장치.
  6. 청구항 5에 있어서, 상기 완충된 연결은 복수의 완충된 연결들을 포함하는, 메모리 장치.
  7. 청구항 6에 있어서, 상기 복수의 완충된 연결들은 각각의 메모리 부분과 연관된 하나의 완충된 연결을 포함하는, 메모리 장치.
  8. 삭제
  9. 시스템으로서,
    다수의 메모리 부분들을 포함하는 메모리 다이들의 적층;
    상기 메모리 다이들의 적층과 결합된 논리 다이; 및
    상기 시스템의 동작 동안 단일 메모리 요청에 대해 동시에 동작하는 다수의 메모리 부분들을 동적으로 선택하기 위해 상기 다수의 메모리 부분들과 선택적으로 결합된 스위치를 포함하고,
    각각의 메모리 부분은 시작 및/또는 종착 장치로의 직접 연결 및 상기 시작 및/또는 종착 장치로의 완충된 연결 둘다를 포함하는, 시스템.
  10. 청구항 9에 있어서, 상기 스위치는 상기 시스템의 리셋시 상기 시스템에 대역폭을 구성하도록 되어 있는, 시스템.
  11. 청구항 9에 있어서, 상기 스위치는 상기 시스템의 시작시 상기 시스템에 대역폭을 구성하도록 되어 있는, 시스템.
  12. 삭제
  13. 메모리 대역폭을 설정하는 방법으로서,
    제1 단일 메모리 요청에 대해 동시에 동작하는 제1 개수의 부분들을 선택하는 단계; 및
    제2 단일 메모리 요청에 대해 동시에 동작하는 제2 개수의 부분들을 선택하는 단계를 포함하고,
    메모리 부분들을 선택하는 단계는 시작 및/또는 종착 장치 사이의 하나의 직접 연결 및 상기 시작 및/또는 종착 장치 사이의 복수의 완충된 연결을 각각 포함하는 메모리 부분들을 선택하는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서,
    둘 이상의 부분들 사이의 메모리 요청의 일부를 완충하는 단계를 더 포함하는, 방법.
  15. 청구항 13에 있어서, 메모리 요청의 일부를 제1 부분들에 직접 전송하는 단계; 및
    메모리 요청의 일부를 제2 부분들에 완충하는 단계를 더 포함하는, 방법.
  16. 청구항 13에 있어서, 상기 제1 개수의 부분들을 선택하는 단계 및 상기 제2 개수의 부분들을 선택하는 단계는 메모리 동작동안 변화되는, 방법.
  17. 청구항 13에 있어서, 판독 동작이 판독 대역폭을 판독 속도와 실질적으로 매칭되게 제공하도록 상기 제1 개수의 부분들 및 상기 제2 개수의 부분들을 변경하는 단계를 더 포함하는, 방법.
  18. 청구항 17에 있어서, 기록 동작이 기록 대역폭을 기록 속도와 실질적으로 매칭되게 제공하도록 상기 제1 개수의 부분들 및 상기 제2 개수의 부분들을 변경하는 단계를 더 포함하는, 방법.
  19. 청구항 18에 있어서, 메모리 장치의 레지스터를 선택된 판독 대 기록비 (read to write ratio)로 설정하는 단계를 더 포함하는, 방법.
  20. 삭제
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