TWI512722B - 可組態頻寬記憶體裝置及方法 - Google Patents

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Description

可組態頻寬記憶體裝置及方法
本文中所闡述之各種實施例係關於與半導體記憶體相關聯之設備、系統及方法。
微處理器技術已以比半導體記憶體技術之速率快的一速率演變。因此，在現代主機處理器與半導體記憶體子系統之間通常存在效能方面之一不匹配，該處理器配接至該半導體記憶體子系統以接收指令及資料。舉例而言，據估計，某些高端伺服器閒置四分之三時脈循環來等待對記憶體請求之回應。
另外，隨著處理器核心及執行緒之數目繼續增加，軟體應用程式及作業系統技術之演變增加了對較高密度記憶體子系統之需求。然而，當前技術記憶體子系統通常表示效能與密度之間的一折衷。較高頻寬可限制在不超出聯合電子裝置工程會議(JEDEC)電氣規範之情形下於一系統中可連接之記憶卡或記憶體模組之數目。
已提出對JEDEC介面標準(例如，雙倍資料速率(DDR)同步動態隨機存取記憶體(SDRAM))之擴展，但對於未來所預期記憶體頻寬及密度通常可發現其不足。缺點包含缺少記憶體電力最佳化及主機處理器與記憶體子系統之間的介面之唯一性。隨著處理器及/或記憶體技術發生改變，後一缺點可導致需要重新設計該介面。
在本發明之以下實施方式中，參照形成本發明之一部分且其中以圖解說明方式顯示其中可實踐本發明之具體實施例之隨附圖式。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例且可做出結構、邏輯及電改變。
圖1包含根據本發明之各種實例性實施例之一記憶體裝置100之一方塊圖。記憶體裝置100運作以在一個或多個始發裝置及/或目的地裝置(舉例而言，一主機，例如包括一個或多個處理器之主機)與一組堆疊式陣列記憶體「儲存庫」110之間大致同時傳送複數個傳出及/或傳入命令串流、位址串流及/或資料串流。可導致增加之記憶體系統密度、頻寬、平行性及可比例縮放性。
多晶粒記憶體陣列實施例聚合了在先前設計中通常位於每一個別記憶體陣列晶粒上之控制邏輯。一堆疊式晶粒群組之子區段(在本發明中稱為記憶體儲存庫)在圖1中顯示為實例性儲存庫110且在圖2中顯示為實例性記憶體儲存庫230。在所圖解說明之實例中所顯示之記憶體儲存庫共享共同控制邏輯。記憶體儲存庫架構戰略性地分割記憶體控制邏輯以增加能量效率同時提供已通電記憶體庫之一較精細粒度。所顯示之實施例亦達成一標準化主機處理器至記憶體系統介面。隨著記憶體技術的演變，該標準化介面可減少重新設計循環次數。
圖2係根據各種實例性實施例與一邏輯晶粒202堆疊在一起以形成一記憶體裝置100之一堆疊式晶粒3D記憶體陣列 200之一剖面概念視圖。記憶體裝置100併入有產生堆疊式晶粒3D記憶體陣列200之一個或多個記憶體陣列203堆疊。 將多個記憶體陣列(例如，記憶體陣列203)製造至複數個晶粒中之每一者(例如，晶粒204)上。接著，堆疊該等記憶體陣列晶粒以形成堆疊式晶粒3D記憶體陣列200。
將該堆疊中之每一晶粒劃分成多個「晶粒塊」(例如，與堆疊式晶粒204相關聯之晶粒塊205A、205B及205C)。每一晶粒塊(例如，晶粒塊205C)可包含一個或多個記憶體陣列203。記憶體陣列203並不限於任一特定記憶體技術且可包含動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體等。
一堆疊式記憶體陣列晶粒塊組208可包含來自該等堆疊式晶粒中之每一者之一單個晶粒塊(例如，晶粒塊212B、212C及212D，其中基底晶粒塊於圖1中被隱藏而看不到)。電力、位址及/或資料以及類似共同信號可沿「Z」維度220在傳導路徑(例如，傳導路徑224)(例如，「貫通晶圓互連件」(TWI))上橫越堆疊式晶粒塊組208。注意，一TWI未必需要完全穿過一特定晶圓或晶粒。
將一個組態中之堆疊式晶粒3D記憶體陣列200分割成一組記憶體「儲存庫」(例如，記憶體儲存庫230)。每一記憶體儲存庫包含一堆疊式晶粒塊組(例如，晶粒塊組208)、來自複數個堆疊式晶粒中之每一者之一個晶粒塊以及用於電互連晶粒塊組208之一組TWI。該儲存庫之每一晶粒塊包含一個或多個記憶體陣列(例如，記憶體陣列240)。雖然闡 述分割成個別記憶體儲存庫230，但亦可以若干個其他方式分割堆疊式晶粒3D記憶體陣列200。其他實例性分割包含按晶粒、晶粒塊等分割。
於圖1中在於記憶體裝置100內之背景中圖解說明一記憶體儲存庫組102(其類似於來自圖2之記憶體儲存庫230)。記憶體裝置100亦包含複數個記憶體儲存庫控制器(MVC)104(例如，MVC 106)。每一MVC係以一對一關係以通信方式耦合至一對應記憶體儲存庫(例如，組102之記憶體儲存庫110)。因此，每一MVC能夠獨立於其他MVC與其各別記憶體儲存庫之間的通信而與一對應記憶體儲存庫通信。
記憶體裝置100亦包含複數個可組態串列化通信鏈路介面(SCLI)112。SCLI 112被劃分成一SCLI傳出群組113及一SCLI傳入群組115，其中「傳出」及「傳入」方向係從儲存器114之角度來界定。複數個SCLI 112中之每一SCLI能夠與其他SCLI同時運作。SCLI 112一起將複數個MVC 104以通信方式耦合至一個或多個處理器114。記憶體裝置100呈現至主機處理器114之一多鏈路高通量介面。
記憶體裝置100亦可包含一開關116。在某些實施例中，開關116可包括一矩陣開關，其亦可稱為一交叉連接開關。開關116以通信方式耦合至複數個SCLI 112及複數個MVC 104。開關116能夠將每一SCLI直接交叉連接至一選定MVC。因此，主機處理器114可跨越複數個SCLI 112以一大致同時方式存取複數個記憶體儲存庫102。此架構可為現代處理器技術(包含多核心技術)提供高處理器至記憶體頻寬。
記憶體裝置100亦可包含耦合至開關116之一記憶體組構控制暫存器117。記憶體組構控制暫存器117接受來自一組態源之記憶體組構組態參數且組態記憶體裝置100之一個或多個組件以根據一可選擇模式運作。舉例而言，開關116及複數個記憶體儲存庫102以及複數個MVC 104中之每一者通常可經組態以回應於單獨記憶體請求而彼此獨立地運作。此一組態可因SCLI 112與記憶體儲存庫102之間的平行性而增強記憶體系統頻寬。
另一選擇為，記憶體裝置100可經由記憶體組構控制暫存器117重新組態，以致使複數個記憶體儲存庫102中之兩者或更多者之一子組及一對應MVC子組回應於一單個請求而同步運作。後一組態可用於存取比與一單個儲存庫相關聯之一資料字之寬度寬的一資料字。此一字在本文中稱為一寬資料字。此技術可降低延時。可藉由將一選定位元型樣載入至記憶體組構控制暫存器117中來達成其他組態。
在一項實例中，傳出SCLI 113可包含複數個傳出差異對串列路徑(DPSP)128。DPSP 128以通信方式耦合至主機處理器114且可共同地輸送一傳出封包。傳出SCLI 113亦可包含耦合至複數個傳出DPSP 128之一解串列化器130。傳出SCLI亦可包含以通信方式耦合至解串列化器130之一解多工器138。在一項實施例中，DSPS、解串列化器及解多工器之組態促進資料封包或資料子封包之高效傳送。類似於傳出SLCI，在一項實施例中，傳入SCLI以及DSPS、串列化器及多工器之一類似組態促進資料封包或資料子封包之高效傳送。
圖3係根據各種實例性實施例之一MVC(例如，MVC 106)及相關聯模組之一方塊圖。MVC 106可包含一可程式化儲存庫控制邏輯(PVCL)組件310。PVCL 310將MVC 106介接至對應記憶體儲存庫(例如，記憶體儲存庫110)。PVCL 310產生與對應記憶體儲存庫110相關聯之一個或多個控制信號及/或定時信號。
PVCL 310可經組態以將MVC 106調適至一選定組態或一選定技術之一記憶體儲存庫110。因此，舉例而言，最初可使用當前可用DDR2 DRAM來組態記憶體裝置100。隨後，可藉由重新組態PVCL 310以包含DDR3庫控制及定時邏輯來調適記憶體裝置100以適應基於DDR3之記憶體儲存庫技術。
MVC 106包含以通信方式耦合至PVCL 310之一記憶體定序器314。記憶體定序器314基於用於實施相關聯記憶體儲存庫110之技術執行一組記憶體技術相依作業。舉例而言，記憶體定序器314可執行與對應記憶體儲存庫110相關聯之命令解碼作業、記憶體位址多工作業、記憶體位址解多工作業、記憶體再新作業、記憶體儲存庫訓練作業及/或記憶體儲存庫預取作業。在某些實施例中，記憶體定序器314可包括一DRAM定序器。在某些實施例中，記憶體再新作業可始發於一單獨再新控制器(未顯示)中。
記憶體定序器314可經組態以將記憶體裝置100調適至一選定組態或技術之一記憶體儲存庫110。舉例而言，記憶體定序器314可經組態以同與記憶體裝置100相關聯之其他記憶體定序器同步運作。此一組態可用於回應於一單個快取線請求而將一寬資料字自多個記憶體儲存庫遞送至與主機處理器114相關聯之一快取線(未顯示)。
MVC 106亦可包含一寫入緩衝器316。寫入緩衝器316可耦合至PVCL 310以緩衝自主機處理器114到達MVC 106之資料。MVC 106可進一步包含一讀取緩衝器317。讀取緩衝器317可耦合至PVCL 310以緩衝自對應記憶體儲存庫110到達MVC 106之資料。
MVC 106亦可包含一無序請求佇列318。無序請求佇列318建立對包含於記憶體儲存庫110中之複數個記憶體庫之讀取及/或寫入作業之一有序序列。該有序序列經挑選以避免對任一單個記憶體庫之連續作業以減少庫衝突且減少讀取至寫入周轉時間。
MVC 106亦可包含一記憶體修復邏輯(MRL)組件324。MRL 324管理若干個作業，例如使用TWI修復邏輯328之TWI修復作業或其他修復作業。
圖4圖解說明根據本發明之一實施例之一作業方法。在作業410中，選擇耦合至一主機之第一數目個第一鏈路。第一鏈路之一實例包含如上文所闡述之SCLI 112。每一第一鏈路具有一個別頻寬。當第一數目個第一鏈路經選擇以一起運作時，該等經組合第一鏈路之頻寬增加。
在作業420中，選擇耦合至該堆疊之複數個記憶體儲存庫中之各別記憶體儲存庫之第二數目個第二鏈路。第二鏈路之一實例包含如圖1中所圖解說明之鏈路120。在圖1實例中，第二鏈路120將MVC104中之各別MVC耦合至堆疊式晶粒3D記憶體陣列200中之每一相關聯記憶體儲存庫102。雖然記憶體儲存庫被敍述為堆疊式晶粒3D記憶體陣列200之部分，但其他部分(例如晶粒204、晶粒塊205等)亦係可能的。
在作業430中，選定之第一數目個第一鏈路及選定之第二數目個第二鏈路耦合於一起以提供記憶體晶粒堆疊與主機之間的一記憶體頻寬。再次使用圖1作為一實例，選定數目個第一鏈路112及選定數目個第二鏈路120經耦合以提供堆疊式晶粒3D記憶體陣列200與主機114之間的一記憶體頻寬。
實例性實施例包含將一個第一鏈路112耦合至多個第二鏈路120以平行地提供對多個儲存庫110之存取。另一實例性實施例包含將一個第二鏈路120耦合至多個第一鏈路112以自一單個給定儲存庫110提供比在僅一單個第一鏈路112之情形下可用的多的頻寬。其他實例包含多個第一鏈路112與第二鏈路120組合以提供關於多個儲存庫110與多個第一鏈路112兩者之若干個頻寬組合。
圖1中顯示一開關116，其用於將該數目個第一鏈路112耦合至該數目個第二鏈路120。在一項實例中，開關116係一動態鏈路控制器，其能夠在記憶體作業期間根據堆疊式晶粒3D記憶體陣列200之部分改變記憶體頻寬。一動態鏈路控制器之一實例包含一縱橫開關，其將任何第一鏈路直接連接至任何第二鏈路。在另一實例中，該動態鏈路控制器包含一第一鏈路與一第二鏈路之間的一個本端直接連接，其中在一給定第一鏈路與其他遠端第二鏈路之間具有複數個緩衝連接。下文相對於圖5更詳細地闡述此實例性實施例。
在另一實例中，開關116係一靜態控制器，其在製造時或在裝置啟動時即根據堆疊式晶粒3D記憶體陣列200之部分設定記憶體頻寬。在一實例性靜態組態中，一鏈路組態暫存器(例如記憶體組構控制暫存器117)用於在製造時、在啟動或另一事件(例如裝置重設)時組態頻寬。
在一項實例中，一所需組態(例如上文所闡述之一靜態組態或一動態組態)係自主機114經由一路徑122發送至記憶體組構控制暫存器117。在一項實施例中，該所需組態係自一記憶體映射發送。在一記憶體映射組態中，記憶體位址空間之區域可經映射以由一個或多個儲存庫服務。在選定實例中，該記憶體映射可位於邏輯晶粒202上、如上文所闡述之主機114中或記憶體裝置100外部之其他位置中。
上文所闡述之記憶體裝置及系統可經組態以使頻寬與各種類型之記憶體作業匹配。舉例而言，可組合多個鏈路以提供一個寬頻寬路徑，或可劃分鏈路以形成較大數目個較小頻寬路徑。在一個應用中，較小頻寬路徑用於節約電 力，而在另一應用中，較寬頻寬路徑用於提供速度。
在一項實例中，組合多個鏈路以動態地提供不同於一讀取頻寬之一寫入頻寬。通常，在一記憶體系統中讀取作業花費與寫入作業不同之時間量。藉由組合鏈路以自一寫入作業至一讀取作業改變頻寬，一寫入作業之一速度可經調整以大致匹配一讀取作業之一速度。在一項實施例中，確定一給定記憶體裝置中之作業速度之一讀取對寫入比率。在一項實施例中，接著將該讀取對寫入比率儲存於一暫存器中，且在裝置作業期間，基於儲存於該暫存器中之該值而在讀取作業與寫入作業之間改變頻寬。在一項實例中，該暫存器位於記憶體裝置100上(例如以上實施例中所闡述之邏輯晶粒中)。用於記錄該讀取對寫入比率之其他方法亦係可能的，例如將該比率儲存於主機114內或一暫存器中之一不同位置處。
圖5顯示另一記憶體裝置500之一實例。顯示一主機514藉由若干第一鏈路512耦合至記憶體裝置500。顯示一堆疊式晶粒3D記憶體陣列501(類似於以上實施例)藉由若干第二鏈路520耦合至一邏輯晶粒502。在圖5之實施例中，每一第一鏈路512包含至堆疊式晶粒3D記憶體陣列501之一部分(例如一記憶體儲存庫)之一個直接連接。每一第一鏈路512亦可經由緩衝至遠端記憶體部分(例如儲存庫)之資訊交換之一動態鏈路控制器522選擇性地耦合至任一其他部分(例如一儲存庫)。顯示每一緩衝連接524耦合於動態鏈路控制器522與一本端開關(例如類似於上文所闡述述實施例之一MVC 506)之間。
具有直接本端連接與緩衝遠端連接兩者之實施例提供快速本端存取，同時亦提供勝過例如一全縱橫鏈路控制器之實例之電力節省。由於對遠端儲存庫之緩衝作業或其他記憶體作業而促進電力節省。
各種實施例之設備及系統可用於除一高密度、多鏈路、高通量半導體記憶體子系統以外之應用中。因此，本發明之各種實施例並不受如此限制。對記憶體裝置100之圖解說明意欲提供對各種實施例之結構之一大體理解。該等圖解說明並非意欲用作對可使用本文中所闡述結構之設備及系統之所有元件及特徵之一完全說明。
如上文所論述，在本發明中闡述包含3D記憶體裝置及處理器之系統。此等系統之實例包含(但不限於)電視、蜂巢式電話、個人資料助理(PDA)、個人電腦(例如，膝上型電腦、桌上型電腦、手持式電腦、平板電腦等)、工作站、無線電、視訊播放器、音訊播放器(例如，MP3(動畫專家組、音訊層3)播放器)、車輛、醫療裝置(例如，心臟監視器、血壓監視器等)、視訊轉換器及其他裝置。
一個人電腦之一高階實例包含於圖6中以顯示本發明之一個可能較高階裝置應用。圖6係根據本發明之一實施例之併入至少一個記憶體裝置606之一資訊處置系統600之一方塊圖。
在此實例中，資訊處置系統600包括一資料處理系統，該資料處理系統包含一系統匯流排602以耦合該系統之各種組件。系統匯流排602在資訊處置系統600之各種組件中提供通信鏈路且可實施為一單個匯流排、實施為一匯流排組合或以任一其他適合方式實施。
晶片總成604耦合至系統匯流排602。晶片總成604可包含任一電路或若干電路之運作上相容之組合。在一項實施例中，晶片總成604包含可係任一類型之一處理器608或多個處理器。如本文中所用，「處理器」意指任一類型之計算電路，例如，但不限於一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任一其他類型之處理器或處理電路。如本文中所用，「處理器」包含多個處理器或多個處理器核心。
在一項實施例中，一記憶體裝置606包含於晶片總成604中。一記憶體裝置(例如，一DRAM)係此一記憶體裝置606之一項實例。一DRAM裝置之一項實例包含具有如以上實施例中所闡述之一整合式邏輯晶片之一堆疊式記憶體晶片3D記憶體裝置。記憶體606亦可包含非揮發性記憶體(例如，快閃記憶體)。
資訊處置系統600亦可包含一外部記憶體611，該外部記憶體又可包含適於特定應用之一個或多個記憶體元件，例如，一個或多個硬驅動器612及/或處置可抽換媒體613(例如，快閃記憶體驅動器、光碟(CD)、數位視訊磁碟(DVD)及類似物)之一個或多個驅動器。
資訊處置系統600亦可包含一顯示器裝置509(例如，一監視器)、額外周邊組件610(例如，揚聲器等)及一鍵盤及/或控制器614，其可包含一滑鼠、軌跡球、遊戲控制器、語音辨識裝置或准許一系統使用者將資訊輸入至資訊處置系統600中及自資訊處置系統600接收資訊之任一其他裝置。
雖然闡述了本發明之若干項實施例，但以上列表並非意欲為窮舉性。雖然本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，旨在達成相同目的之任何配置皆可替代所顯示之具體實施例。此申請案意欲涵蓋對本發明之任何修改或變型。應理解，以上說明意欲為說明性而非限制性。在審閱以上說明時，熟習此項技術者將明瞭以上實施例之組合及其他實施例。
100．．．記憶體裝置
102．．．記憶體儲存庫
104．．．記憶體儲存庫控制器(MVC)
106．．．MVC
110．．．記憶體儲存庫
112．．．可組態串列化通信鏈路介面(SCLI)
113．．．SCLI傳出群組
114．．．主機處理器
115．．．SCLI傳入群組
116．．．開關
117．．．記憶體組構控制暫存器
120．．．鏈路
122．．．路徑
128．．．傳出差異對串列路徑(DPSP)
130．．．解串列化器
138．．．解多工器
200．．．堆疊式晶粒3D記憶體陣列
202．．．邏輯晶粒
203．．．記憶體陣列
204．．．晶粒
205A．．．晶粒塊
205B．．．晶粒塊
205C．．．晶粒塊
208‧‧‧晶粒塊組
212B‧‧‧晶粒塊
212C‧‧‧晶粒塊
212D‧‧‧晶粒塊
224‧‧‧傳導路徑
230‧‧‧記憶體儲存庫
240‧‧‧記憶體陣列
310‧‧‧可程式化儲存庫控制邏輯(PVCL)組件
314‧‧‧記憶體定序器
316‧‧‧寫入緩衝器
317‧‧‧讀取緩衝器
318‧‧‧佇列
324‧‧‧記憶體修復邏輯(MRL)組件
328‧‧‧TWI修復邏輯
500‧‧‧記憶體裝置
501‧‧‧堆疊式晶粒3D記憶體陣列
502‧‧‧邏輯晶粒
506‧‧‧MVC
512‧‧‧第一鏈路
514‧‧‧主機
520‧‧‧第二鏈路
522‧‧‧動態鏈路控制器
524‧‧‧緩衝連接
600‧‧‧資訊處置系統
602‧‧‧系統匯流排
604‧‧‧晶片總成
606‧‧‧記憶體裝置
608‧‧‧處理器
609‧‧‧顯示器裝置
610‧‧‧額外周邊組件
611‧‧‧外部記憶體
612‧‧‧硬驅動器
613‧‧‧可抽換媒體
614‧‧‧鍵盤/控制器
圖1顯示根據本發明之一實施例之一記憶體系統之一方塊圖。
圖2顯示根據本發明之一實施例之具有一邏輯晶粒之一堆疊式晶粒3D記憶體之一剖面概念視圖。
圖3顯示根據本發明之一實施例之一記憶體儲存庫控制器及相關聯模組之一方塊圖。
圖4顯示根據本發明之一實施例之操作一記憶體裝置之一方法。
圖5顯示根據本發明之一實施例之另一記憶體系統之一方塊圖。
圖6顯示根據本發明之一實施例之一資訊處置系統之一方塊圖。
500．．．記憶體裝置
501．．．堆疊式晶粒3D記憶體陣列
502．．．邏輯晶粒
506．．．MVC
512．．．第一鏈路
514．．．主機
520．．．第二鏈路
522．．．動態鏈路控制器
524．．．緩衝連接

Claims (24)

  1. 一種記憶體裝置，其包括：一記憶體晶粒堆疊，其包含該記憶體晶粒堆疊內之若干個記憶體部分；一邏輯晶粒，其與該記憶體晶粒堆疊堆疊在一起，且包括：該邏輯晶粒內之第一鏈路，其用以耦合至一始發及/或目的地裝置；第二鏈路，其耦合至該等記憶體部分；及一開關，其用以將選定數目個該等第一鏈路耦合至選定數目個該等第二鏈路，以改變該等記憶體部分與該始發及/或目的地裝置之間的頻寬，其中該開關包含一第一鏈路與一第二鏈路之間的一個本端直接連接，在一給定第一鏈路與其他遠端第二鏈路之間具有複數個緩衝連接。
  2. 如請求項1之記憶體裝置，其進一步包含耦合至該若干個記憶體部分中之每一者之若干個儲存庫控制器，其中每一儲存庫控制器耦合至一個本端直接連接及一個緩衝連接。
  3. 如請求項1之記憶體裝置，其中該記憶體晶粒堆疊內之該若干個記憶體部分包含若干個記憶體儲存庫。
  4. 如請求項1之記憶體裝置，其中該開關經調適以在製造時組態該記憶體裝置中之頻寬。
  5. 如請求項1之記憶體裝置，其中該開關經調適以在該記 憶體裝置之重設時組態該記憶體裝置中之頻寬。
  6. 如請求項1之記憶體裝置，其中該開關經組態以在作業期間動態地組態該記憶體裝置中之頻寬。
  7. 如請求項1之記憶體裝置，其中該開關包含位於該邏輯晶粒上用以組態該頻寬之一鏈路組態暫存器。
  8. 如請求項7之記憶體裝置，其中該鏈路組態暫存器經組態以在啟動時設定該選定數目個該等第一鏈路至該選定數目個該等第二鏈路。
  9. 如請求項7之記憶體裝置，其中該鏈路組態暫存器經組態以在裝置重設時設定該選定數目個該等第一鏈路至該選定數目個該等第二鏈路。
  10. 一種記憶體裝置，其包括：一記憶體晶粒堆疊；一邏輯晶粒，其與該記憶體晶粒堆疊堆疊在一起，該邏輯晶粒包括耦合至該記憶體晶粒堆疊之部分之若干個鏈路；及一開關，其用以選擇該記憶體晶粒堆疊之若干個部分以平行地運作，其中該開關包含一第一鏈路與一第二鏈路之間的一個本端直接連接，在一給定第一鏈路與其他遠端第二鏈路之間具有複數個緩衝連接。
  11. 如請求項10之記憶體裝置，其中該開關位於該邏輯晶粒上。
  12. 如請求項10之記憶體裝置，其中該開關位於該記憶體裝置外部。
  13. 一種設定記憶體頻寬之方法，其包括：選擇耦合至一始發及/或目的地裝置之一定數目個第一鏈路；選擇耦合至一記憶體晶粒堆疊中之複數個記憶體儲存庫中之各別記憶體儲存庫之第二數目個第二鏈路；將該選定數目個第一鏈路耦合至該選定數目個第二鏈路以提供該記憶體晶粒堆疊與該裝置之間的一記憶體頻寬；及在一第一鏈路與一第二鏈路之間直接發送選定資料及在一給定第一鏈路與其他遠端第二鏈路之間緩衝其他資料。
  14. 如請求項13之方法，其中在記憶體作業期間改變對該第一數目個第一鏈路及該數目個第二鏈路之選擇。
  15. 如請求項13之方法，其中對該數目個第一鏈路及該數目個第二鏈路之選擇包含：選擇耦合至該記憶體堆疊之一第一部分之多個鏈路以提供至少一個寬頻寬路徑，且在該記憶體晶粒堆疊之一第二部分中，選擇一單個鏈路來形成至該第二部分之一窄頻寬路徑。
  16. 如請求項13之方法，其進一步包括自一記憶體映射接收指令，其中至少部分地回應於該指令而執行該等選擇動作。
  17. 如請求項16之方法，其中自一記憶體映射接收指令包含：自位於該記憶體裝置外部之一定位置中之一記憶體映射接收指令。
  18. 如請求項16之方法，其中自一記憶體映射接收指令包含自位於與該記憶體晶粒堆疊堆疊在一起之一邏輯晶片上之一記憶體映射接收指令。
  19. 如請求項16之方法，其中自一記憶體映射接收指令包含自位於該始發及/或目的地裝置中之一記憶體映射接收指令。
  20. 一種設定記憶體頻寬之方法，其包括：選擇耦合至一始發及/或目的地裝置之一定數目個第一鏈路；選擇耦合至一記憶體晶粒堆疊中之複數個記憶體儲存庫中之各別記憶體儲存庫之第二數目個第二鏈路；將該選定數目個第一鏈路耦合至該選定數目個第二鏈路以提供該記憶體晶粒堆疊與該裝置之間的一寫入頻寬；在一讀取作業期間改變該選定數目個第一鏈路至該選定數目個第二鏈路以提供不同於該寫入頻寬之一讀取頻寬；及在一第一鏈路與一第二鏈路之間直接發送選定資料及在一給定第一鏈路與其他遠端第二鏈路之間緩衝其他資料。
  21. 如請求項20之方法，其中在一讀取作業期間改變該選定數目個第一鏈路至該選定數目個第二鏈路以提供一讀取頻寬包含提供用以使一讀取速度與一寫入速度大致匹配之一讀取頻寬。
  22. 如請求項20之方法，其進一步將該記憶體裝置中之一暫存器設定成一選定讀取對寫入比率。
  23. 如請求項22之方法，其中在裝置啟動時設定該暫存器。
  24. 如請求項22之方法，其中在裝置重設時設定該暫存器。
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