TWI435326B - 可變記憶體刷新裝置及方法 - Google Patents

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Description

可變記憶體刷新裝置及方法
本文中所述之各種實施例係關於與半導體記憶體相關聯之設備、系統及方法。
微處理器技術已以比半導體記憶體技術之速率快之一速率演變。因此，在現代主機處理器與半導體記憶體子系統之間通常在效能方面存在一不匹配，該處理器配接至該半導體記憶體子系統以接收指令及資料。舉例而言，據估計，某些高端伺服器閒置四分之三時脈循環來等待對記憶體請求之回應。
此外，隨著處理器核心及執行緒之數目繼續增加，軟體應用程式及作業系統技術之演變已增加了對較高密度記憶體子系統之需求。然而，當前技術記憶體子系統通常呈現效能與密度之間的一折衷。較高頻寬可限制在不超越聯合電子裝置工程會議(JEDEC)電氣規範之情況下可連接於一系統中之記憶體卡或記憶體模組之數目。
已提出對JEDEC介面標準(例如，動態資料速率(DDR)同步動態隨機存取記憶體(SDRAM))之延伸，但對於未來所預期記憶體頻寬及密度而言通常可發現其不足。缺點包含記憶體功率最佳化之缺少及該主機處理器與該記憶體子系統之間的介面之唯一性。隨著處理器及/或記憶體技術改變，後一種缺點可導致對重新設計該介面之一需要。
在以下本發明之詳細說明中，參照形成本發明之一部分且其中以圖解闡釋方式顯示可實踐本發明之具體實施例之附圖。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例且可做出結構、邏輯及電改變。
圖1包含根據本發明之各種實例性實施例之一記憶體裝置100之一方塊圖。記憶體裝置100運作以在一個或多個始發裝置及/或目的地裝置(例如，一個或多個處理器)與一組堆疊式陣列記憶體「儲存庫」110之間大致同時傳送複數個傳出及/或傳入命令串流、位址串流及/或資料串流。可產生增加之記憶體系統密度、頻寬、平行性及可縮放性。
多晶粒記憶體陣列實施例聚合在先前設計中通常位於每一個別記憶體陣列晶粒上之控制邏輯。一堆疊式晶粒群組之子區段(本發明中稱為記憶體儲存庫)顯示為圖1中之實例性儲存庫110及圖2中之實例性儲存庫230。在所圖解闡釋之實例中所示之記憶體儲存庫共享共同的控制邏輯。該記憶體儲存庫架構戰略性地分割記憶體控制邏輯以在提供已通電記憶體庫之一較細粒度之同時增加能量效率。所示實施例亦能夠實現一標準化之主機處理器至記憶體系統的介面。該標準化介面可縮減隨著記憶體技術演變重新設計循環之次數。
圖2係根據各種實例性實施例之堆疊有一邏輯晶粒202以形成一記憶體裝置100之一堆疊式晶粒3D記憶體陣列200之一剖面概念視圖。記憶體裝置100併入導致堆疊式晶粒3D記憶體陣列200之一個或多個記憶塊式記憶體陣列203堆疊。將多個記憶體陣列(例如，記憶體陣列203)製作至複數個晶粒之每一者(例如，晶粒204)上。然後，該等記憶體陣列晶粒經堆疊以形成堆疊式晶粒3D記憶體陣列200。
將該等堆疊式晶粒中之每一者劃分成多個「記憶塊」(例如，與堆疊式晶粒204相關聯之記憶塊205A、205B及205C)。每一記憶塊(例如，記憶塊205C)可包含一個或多個記憶體陣列203。記憶體陣列203並不限於任一特定記憶體技術且可包含動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體等。
一堆疊式記憶體陣列記憶塊組208可包含來自該等堆疊式晶粒中之每一者之一單個記憶塊(例如，記憶塊212B、212C及212D，其中基底記憶塊於圖1中被隱藏而看不到)。功率、位址及/或資料及類似共同信號可在「Z」維220上沿傳導路徑(例如，傳導路徑224)(例如，「貫穿晶圓互連」(TWI))橫越堆疊式記憶塊組208。注意，一TWI不一定需要完全穿過一特定晶圓或晶粒。
因此，將堆疊式晶粒3D記憶體陣列200分割成一組記憶體「儲存庫」(例如，記憶體儲存庫230)。每一記憶體儲存庫包含一堆疊式記憶塊組(例如，記憶塊組208)、來自複數個堆疊式晶粒中之每一者之一個記憶塊以及用於電互連記憶塊組208之一組TWI。該儲存庫之每一記憶塊包含一個或多個記憶體陣列(例如，記憶體陣列240)。
於圖1中圖解闡釋在上下文中記憶體裝置100內之一所得記憶體儲存庫組102(類似於來自圖2之記憶體儲存庫230)。記憶體裝置100亦包含複數個記憶體儲存庫控制器(MVC)104(例如，MVC 106)。每一MVC以通信方式以一對一關係耦合至一對應記憶體儲存庫(例如，組102之記憶體儲存庫110)。因此，每一MVC能夠獨立於其他MVC與其各別記憶體儲存庫之間的通信與一對應記憶體儲存庫通信。
記憶體裝置100亦包含複數個可組態串列化通信鏈路介面(SCLI)112。SCLI 112劃分成一SCLI傳出群組113及一SCLI傳入群組115，其中「傳出」及「傳入」方向係自該(該等)處理器114之角度界定。複數個SCLI 112中之每一者皆能夠與其他SCLI 112同時運作。SCLI 112一起將複數個MVC 104以通信方式耦合至一個或多個主機處理器114。記憶體裝置100呈現至主機處理器114之一高度抽象、多鏈路、高通量介面。
記憶體裝置100亦可包含一開關116。在某些實施例中，開關116可包括一矩陣開關，其亦可稱為一交叉連接開關。開關116以通信方式耦合至複數個SCLI 112及複數個MVC 104。開關116能夠將每一SCLI交叉連接至一選定MVC。因此，該(該等)主機處理器114可跨越複數個SCLI 112以一大致同時方式存取複數個記憶體儲存庫102。此架構可為現代處理器技術(包含多核心技術)提供高處理器-至-記憶體頻寬。
記憶體裝置100亦可包含耦合至開關116之一記憶體構造控制暫存器117。記憶體構造控制暫存器117接受來自一組態源之記憶體構造組態參數且組態記憶體裝置100之一個或多個組件以根據一可選模式運作。舉例而言，開關116及複數個記憶體儲存庫102及複數個MVC 104中之每一者通常可經組態以回應於單獨記憶體請求而彼此獨立地運作。此一組態可由於SCLI 112與記憶體儲存庫102之間的平行性而提高記憶體系統頻寬。
另一選擇為，記憶體系統100可經由記憶體構造控制暫存器117重新組態以致使複數個記憶體儲存庫102中之兩者或更多者之一子組及一對應MVC子組回應於一單個請求同步運作。後一種組態可用於存取比與一單個儲存庫相關聯之一資料字之寬度寬之一資料字。此技術可減少延時。可藉由將一選定位元型樣載入至記憶體構造控制暫存器117中來達成其他組態。
在一個實例中，傳出SCLI 113可包含複數個傳出差分對串列路徑(DPSP)128。DPSP 128以通信方式耦合至該(該等)主機處理器114且可共同輸送一傳出封包。傳出SCLI 113亦可包含耦合至複數個傳出DPSP 128之一解串列化器130。傳出SCLI亦可包含以通信方式耦合至解串列化器130之一解多工器138。在一個實施例中，DSPS、解串列化器及解多工器之組態促進資料封包或資料子封包之有效傳送。類似於傳出SLCI，在一個實施例中，傳入SCLI及DSPS、串列化器及多工器之一類似組態促進資料封包或資料子封包之有效傳送。
圖3係根據各種實例性實施例之一MVC(例如，MVC 106)及相關聯模組之一方塊圖。MVC 106可包含一可程式化儲存庫控制邏輯(PVCL)組件310。PVCL 310將MVC 106介接至對應記憶體儲存庫(例如，記憶體儲存庫110)。PVCL 310產生與對應記憶體儲存庫110相關聯之一個或多個控制信號及/或定時信號。
PVCL 310可經組態以使MVC 106適應一選定組態或一選定技術之一記憶體儲存庫110。因此，舉例而言，記憶體裝置100最初可使用當前可用DDR2 DRAM組態。隨後，記憶體裝置100可藉由重新組態PVCL 310以包含DDR3庫控制及定時邏輯而適應於容許基於DDR3之記憶體儲存庫技術。
MVC 106亦可包含以通信方式耦合至PVCL 310之一記憶體定序器314。記憶體定序器314基於用於實施相關聯記憶體儲存庫110之技術執行一組記憶體技術相依之作業。舉例而言，記憶體定序器314可執行與對應記憶體儲存庫110相關聯之命令解碼作業、記憶體位址多工處理作業、記憶體位址解多工處理作業、記憶體刷新作業、記憶體儲存庫訓練作業及/或記憶體儲存庫預提取作業。在某些實施例中，記憶體定序器314可包括一DRAM定序器。在某些實施例中，記憶體刷新作業可始發於一單獨刷新控制器(未顯示)中。下文更詳細地闡述其他記憶體刷新作業。
記憶體定序器314可經組態以使記憶體裝置100適應於一選定組態或技術之一記憶體儲存庫110。舉例而言，記憶體定序器314可經組態以與其他與記憶體裝置100相關聯之記憶體定序器同步運作。此一組態可用於回應於一單個快取線請求而將來自多個記憶體儲存庫之一寬資料字遞送至與該(該等)主機處理器114相關聯之一快取線(未顯示)。
MVC 106亦可包含一寫入緩衝器316。寫入緩衝器316可耦合至PVCL 310以緩衝自該(該等)主機處理器114到達MVC 106之資料。MVC 106可進一步包含一讀取緩衝器317。讀取緩衝器317可耦合至PVCL 310以緩衝自對應記憶體儲存庫110到達MVC 106之資料。
MVC 106亦可包含一無序請求佇列318。無序請求佇列318建立對包含於記憶體儲存庫110中之複數個記憶體庫之讀取及/或寫入作業之一有序序列。該有序序列經挑選以避免對任一單個記憶體庫之連續作業以縮減庫衝突且減少讀取-至-寫入周轉時間。
MVC 106亦可包含一錯誤追蹤器，例如，一記憶體儲存庫錯誤邏輯(MVEL)組件324。MVEL 324可追蹤3D記憶體陣列200之記憶體單元之多個部分之多個錯誤率。下文更詳細地論述錯誤率資料之使用。可使用MVEL 324來追蹤若干不同部分之錯誤率。在一個實例中，針對每一晶粒204追蹤錯誤率。其他實例包含追蹤每一記憶塊205、每一陣列203等之錯誤率。
在一個實例中，正被追蹤之部分係動態的。舉例而言，若一晶粒204具有超過一臨限值之一錯誤率，則可選擇晶粒204內之一部分以進行追蹤。在另一實例中，若一錯誤率低於一部分(例如，一記憶塊)中之一臨限值錯誤率，則MVEL可僅追蹤包含彼記憶塊之儲存庫之一錯誤率。在一個實例中，針對3D記憶體陣列200之一部分之所追蹤錯誤率資訊用於調節(例如，改變)選定部分中之刷新率。
圖3顯示包含一記憶體映射315之一實施例。記憶體映射315保持追蹤3D記憶體陣列200內各種部分，且追蹤專屬於一特定被追蹤部分之一個或多個特性。實例包含追蹤個別晶粒204、儲存庫230、記憶塊205或3D記憶體陣列200之若干記憶體單元之其他分組之一個或多個特性。在一個實例中，記憶體映射315同時保持追蹤多於一個部分之此資訊。
欲追蹤之每一部分之特性之實例包含，但不限於錯誤率、溫度、減電狀態及刷新率。在一個實施例中，使用在記憶體映射315中追蹤之其他特性中之一者或多者來確定刷新率。
在一實例性實施例中，記憶體映射315位於耦合至記憶體裝置之本端儲存器件內。使用一3D記憶體陣列之一個實例，記憶體映射315位於直接耦合至3D記憶體陣列200之邏輯晶片202上。在一個實例中，該記憶體映射儲存於非揮發性記憶體(例如，邏輯晶片202上之快閃記憶體)中。使記憶體映射315本端儲存於記憶體裝置100上一本端附接邏輯晶片202內允許記憶體裝置100最佳化獨立於處理器114之記憶體作業。以上列舉供在記憶體最佳化中使用之回饋特性之實例(錯誤率、溫度、減電狀態及刷新率)。
在一個實例中，雖然本發明並不限於此，但每一MVC 106包含一單獨記憶體映射315。其他實施例包含在邏輯晶片202上用以服務於3D記憶體陣列200之一單個記憶體映射315或其他數目之記憶體映射315。
在一個實施例中，記憶體映射315係動態的，且基於一個或多個回饋特性(例如，以上所列舉之實例)而改變。使用溫度作為一實例性特性，3D記憶體陣列200之一個或多個部分可以一不同溫度運作。作為回應，記憶體映射315允許該等不同部分根據其溫度被不同地處置。舉例而言，一較熱晶粒204可如所需比一較冷晶粒204映射至頻繁之一刷新率。在一動態記憶體映射315中，若各別局部溫度在作業期間改變，則該記憶體映射亦可改變。如上所論述，亦可監視及調節諸如儲存庫、記憶塊等其他部分。
使用一減電狀態實例，3D記憶體陣列200之一個或多個部分可在一不同減電狀態中運作。作為回應，記憶體映射315允許該等不同部分根據其減電狀態被不同地處置。舉例而言，最近尚未存取之一儲存庫230可係處於需要刷新但並非以與當前正被存取之儲存庫230一樣高之一刷新率刷新之一減電狀態中。對於其他儲存庫230之其他快速回應時間電力狀態可映射至一較高刷新率。在一動態記憶體映射315中，當各種部分之減電狀態在作業期間改變時，該記憶體映射亦可改變。如上所論述，亦可監視及調節諸如晶粒、記憶塊等其他部分。
使用一錯誤率實例，3D記憶體陣列200之一個或多個部分可經歷不同錯誤率。作為回應，記憶體映射315允許該等不同部分根據其錯誤率被不同地處置。舉例而言，經歷一高錯誤率之一記憶塊205可映射至一較高刷新率，而經歷一低錯誤率之一記憶塊205可映射至一較低刷新率。在一動態記憶體映射315中，若各種部分之錯誤率在作業期間改變，則該記憶體映射亦可改變。如上所論述，亦可監視及調節諸如晶粒、儲存庫等其他部分。
在一個實例中，除調節一特性(例如，刷新率)之外，若超過一部分之一錯誤率臨限值，則停用3D記憶體陣列200之彼部分，且記憶體映射315保持追蹤所停用部分，從而留下3D記憶體陣列200之剩餘部分正常運行。在一個實例中，一選定部分之錯誤率可用於提供一健康監視評級，其能夠預測即將來臨的故障。舉例而言，在一個實施例中，若一個或多個特定部分之錯誤率超過一臨限值，則可提供一健康監視器評級以指示對替換記憶體裝置之一需要。
雖然由於每一實例性特性影響刷新率而上文對其進行個別地論述，但本發明並不限於此。在一個實例中，同時追蹤諸如溫度、減電狀態及錯誤率等多個特性，且其效應經組合以提供3D記憶體陣列200之一部分之一經最佳化刷新率。
除以上動態記憶體映射實例之外，在一個實施例中，記憶體映射315係靜態的。一靜態記憶體映射之一個實例包含僅在一系統(例如，一個人電腦)之每一加電時產生之一記憶體映射。在每一加電評估之後，一靜態記憶體映射實例不可監視回饋特性。另一靜態實例包含製作之後之一測試。記憶體映射315可包含製作之後固有存在之選定部分內由諸如矽中之改變、微影缺陷等因素引起之效能或其他特性之一固定映射。在該製作實例中，包含若干不同刷新率之靜態記憶體映射315在製作之後產生以鑒於此改變最佳化3D記憶體陣列200。
圖4顯示如以上實施例中所論述之一記憶體裝置之作業之一實例性方法。在作業410中，針對一記憶體裝置之若干不同部分產生作業資料。此等部分之實例包含以上實施例中所論述之各種部分。作業資料之實例包含諸如以上實施例中所論述之溫度、減電狀態、錯誤率等特性。
在作業420中，使用該作業資料產生一記憶體映射。在作業430中，該記憶體映射用於以大於零之一第一刷新率刷新記憶體裝置之一第一部分。在作業440中，該記憶體映射用於以大於零且不同於該第一資料率之一第二刷新率刷新記憶體裝置之一第二部分。除所論述之大於零之該兩個或更多個刷新率之外，在選定實例中，其他部分可根本不刷新。
除結合如上所述之一記憶體映射315作業之外，MVEL 324亦可使用陣列修復邏輯326來執行缺陷記憶體陣列位址重新映射作業。陣列修復邏輯326可將請求重新映射至位於記憶體儲存庫或晶粒等上(例如，圖2之堆疊式晶粒204上)及/或邏輯晶粒202(例如，備用陣列327)上之冗餘單元或單元陣列。MVRL 324亦可使用TWI修復邏輯328來執行與對應記憶體儲存庫110相關聯之TWI修復作業。
各種實施例之設備及系統可用於除一高密度、多鏈路、高通量半導體記憶體子系統以外之若干應用中。因此，本發明之各種實施例並不限於此。對記憶體系統100之圖解闡釋意欲提供對各種實施例之結構之一一般理解。該等圖解闡釋並非意欲用作對可使用本文中所述結構之設備及系統之所有元件及特徵之一完全說明。
各種實施例之新穎設備及系統可包括用於電腦、通信及信號處理電路、單處理器或多處理器模組、單個或多個嵌入式處理器、多核處理器、資料開關及其他資訊處置系統中之電子電路或併入至其中。
此等系統之實例包含，但不限於電視、蜂巢式電話、個人資料助理(PDA)、個人電腦(例如，膝上型電腦、桌上型電腦、手持電腦、平板電腦等)、工作臺、無線電、視訊播放器、聲訊播放器(例如，MP3(動畫專家組、聲訊層3)播放器)、車輛、醫療裝置(例如，心臟監視器、血壓監視器等)、機頂盒及其他裝置。
圖5中包含一個人電腦之一高層級實例以顯示本發明之一較高層級裝置應用。圖5係併入有根據本發明之一實施例之至少一個記憶體裝置506之一資訊處置系統500之一方塊圖。
在此實例中，資訊處置系統500包括一資料處理系統，其包含一系統匯流排502以耦合該系統之各種組件。系統匯流排502提供資訊處置系統500之各種組件之間的通信鏈路且可實施為一單個匯流排、一匯流排組合或以任一其他適合方式實施。
晶片總成504耦合至系統匯流排502。晶片總成504可包含任一電路或若干電路之運作相容組合。在一個實施例中，晶片總成504包含可係任一類型之一處理器508或多個處理器。如本文中所用，「處理器」意指任一類型之計算電路，例如，但不限於一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任一其他類型之處理器或處理電路。如本文中所用，「處理器」包含多個處理器或多個處理器核心。
在一個實施例中，一記憶體裝置506包含於晶片總成504中。彼等熟習此項技術者將辨識可在晶片總成504中使用各種記憶體裝置組態。在以上實施例中闡述在作業期間連續刷新之一記憶體裝置(例如，一DRAM)。一DRAM裝置之一個實例包含如以上實施例中所述之一堆疊式記憶體晶片3D記憶體裝置與一整合邏輯晶片。記憶體506亦可包含非揮發性記憶體(例如，快閃記憶體)。
資訊處置系統500亦可包含一外部記憶體511，其又可包含適於特定應用之一個或多個記憶體元件，例如，一個或多個硬驅動512及/或處置可抽換媒體513(例如，快閃記憶體驅動、壓縮磁碟(CD)、數位視訊磁碟(DVD)及類似物)之一個或多個驅動。
資訊處置系統500亦可包含一顯示器裝置509(例如，一監視器)、額外週邊組件510(例如，揚聲器等)及一鍵盤及/或控制器514，其可包含一滑鼠、軌跡球、遊戲控制器、語音辨識裝置或允許一系統使用者將資訊輸入至資訊處置系統500中及自其接收資訊之任一其他裝置。
雖然闡述本發明之若干實施例，但以上清單並非意欲窮舉。雖然本文中已圖解闡釋及闡述具體實施例，但熟習此項技術者將瞭解，經計算以達成相同目的之任何配置皆可替代所顯示之該等具體實施例。此申請案意欲涵蓋對本發明之任何修改或改變。應理解，以上說明係用於圖解闡釋性而非限制性。在審閱以上說明時，熟習此項技術者將明瞭以上實施例之組合及其他實施例。
100．．．記憶體裝置
102．．．記憶體儲存庫組/記憶體儲存庫
104．．．記憶體儲存庫控制器(MVC)
106．．．MVC
110．．．記憶體儲存庫
112．．．可組態串列化通信鏈路介面(SCLI)
113．．．SCLI傳出群組
114．．．主機處理器
115．．．SCLI傳入群組
116．．．開關
117．．．記憶體構造控制暫存器
128．．．傳出差分對串列路徑(DPSP)
130．．．解串列化器
138．．．解多工器
200．．．堆疊式晶粒3D記憶體陣列
202．．．邏輯晶粒/邏輯晶片
203．．．記憶體陣列
204．．．晶粒
205A．．．記憶塊
205B．．．記憶塊
205C．．．記憶塊
208．．．堆疊式記憶體陣列記憶塊組
212B．．．記憶塊
212C．．．記憶塊
212D．．．記憶塊
224．．．傳導路徑
230．．．記憶體儲存庫
240．．．記憶體陣列
310．．．可程式化儲存庫控制邏輯(PVCL)組件
314．．．記憶體定序器
315．．．記憶體映射
316．．．寫入緩衝器
317．．．讀取緩衝器
318．．．無序請求佇列
324．．．記憶體儲存庫錯誤邏輯(MVEL)組件
326．．．陣列修復邏輯
327．．．備用陣列
328．．．TWI修復邏輯
500．．．資訊處置系統
502．．．系統匯流排
504．．．晶片總成
506．．．記憶體裝置
508．．．處理器
509．．．顯示器裝置
510．．．額外週邊組件
511．．．外部記憶體
512．．．硬驅動
513．．．可抽換媒體
514．．．鍵盤及/或控制器
圖1顯示根據本發明之一實施例之一記憶體系統之一方塊圖；
圖2顯示根據本發明之一實施例之堆疊有一邏輯晶粒之一堆疊式晶粒3D記憶體陣列之一剖面概念視圖；
圖3顯示根據本發明之一實施例之一記憶體儲存庫控制器及相關聯模組之一方塊圖；
圖4顯示根據本發明之一實施例之運作一記憶體裝置之一方法之一流程圖；及
圖5顯示根據本發明之一實施例之一較高層級資訊處置系統之一方塊圖。
106．．．MVC
110．．．記憶體儲存庫
116．．．開關
310．．．可程式化儲存庫控制邏輯(PVCL)組件
314．．．記憶體定序器
315．．．記憶體映射
316．．．寫入緩衝器
317．．．讀取緩衝器
318．．．無序請求佇列
324．．．記憶體儲存庫錯誤邏輯(MVEL)組件
326．．．陣列修復邏輯
327．．．備用陣列
328．．．TWI修復邏輯

Claims (37)

  1. 一種記憶體裝置，其包括：若干個記憶體單元，其位於一堆疊式記憶體陣列內；邏輯，其耦合至該若干個記憶體單元；一記憶體映射，其藉由來自該若干個記憶體單元之操作的所感測資料所產生，且由該邏輯區域使用而以各別刷新率選擇性地刷新該若干個記憶體單元中之不同可變大小部分；其中該邏輯包含用於追蹤該等部分之一各別者之一錯誤率之一錯誤追蹤器，其中該所追蹤之錯誤率係用於調節該等部分之該各別者之該刷新率。
  2. 如請求項1之記憶體裝置，其中該等若干個記憶體單元位於一堆疊中之複數個晶粒上，該邏輯位於一邏輯晶粒上，其係該堆疊中之該等晶粒中之一者，且該記憶體映射儲存於該邏輯晶粒上。
  3. 如請求項1之記憶體裝置，其中該邏輯經組態以在該等部分中之至少一者之一錯誤率超過一臨限值時指示對替換該記憶體裝置之一需要。
  4. 如請求項1之記憶體裝置，其中該等部分中之各別一者之該刷新率亦使用該記憶體裝置之除了該所追蹤之錯誤率的一特性來調節。
  5. 如請求項4之記憶體裝置，其中除了該所追蹤之錯誤率的該特性包含該等部分中之該各別一者之一所感測溫度。
  6. 如請求項4之記憶體裝置，其中該其他特性包含該等部分中之該各別一者之一減電狀態。
  7. 一種記憶體裝置，其包括：一記憶體晶粒堆疊；一邏輯晶粒，其用以管理該記憶體晶粒堆疊中之刷新率，其中該邏輯晶粒附接至該記憶體晶粒堆疊；一記憶體映射，其藉由來自該若干個記憶體單元之操作的所感測資料所產生，且位於該邏輯晶粒中且用於以不同刷新率刷新該記憶體晶粒堆疊內之不同可變大小部分；一錯誤追蹤器，其用於追蹤該等不同可變大小部分之一錯誤率，其中該所追蹤之錯誤率係用於調節該等不同可變大小部分之該刷新率。
  8. 如請求項7之記憶體裝置，其中該邏輯晶粒經組態以自該記憶體晶粒堆疊接收作業資料且基於該作業資料動態地調節該等不同刷新率中之至少一者。
  9. 如請求項7之記憶體裝置，其中該邏輯晶粒經組態以動態地改變該等不同部分之大小。
  10. 如請求項7之記憶體裝置，其中該記憶體映射經組態以使得該記憶體晶粒堆疊中之一第一晶粒可以與該記憶體晶粒堆疊中之一第二晶粒之速率不同之一速率刷新。
  11. 如請求項7之記憶體裝置，其中該記憶體映射經組態以使得該記憶體晶粒堆疊中之一第一儲存庫可以與該記憶 體晶粒堆疊中之一第二儲存庫之速率不同之一速率刷新。
  12. 如請求項11之記憶體裝置，其中每一儲存庫皆與一單獨記憶體映射相關聯。
  13. 如請求項7之記憶體裝置，其中該記憶體映射經組態以使得該記憶體晶粒堆疊中之一第一記憶塊可以與該記憶體晶粒堆疊中之一第二記憶塊之速率不同之一速率刷新。
  14. 一種運作一記憶體裝置之方法，其包括：使用藉由使用來自一記憶體裝置之若干不同可變大小部分之作業資料產生之一記憶體映射來以大於零之一第一刷新率刷新該記憶體裝置之一第一可變大小部分；及使用該記憶體映射來以大於零且不同於該第一刷新率之一第二刷新率刷新該記憶體裝置之一第二可變大小部分；其中產生作業資料係動態的且用作用以在該記憶體裝置之作業期間動態地調節該記憶體映射及該等不同刷新率之回饋。
  15. 如請求項14之方法，其中產生該記憶體裝置之若干不同部分之作業資料包含追蹤每一不同記憶體部分之錯誤率。
  16. 如請求項15之方法，其進一步包含在該記憶體裝置之一部分中之一所追蹤錯誤率超過一臨限值錯誤率時停用該部分。
  17. 如請求項15之方法，其中產生一記憶體裝置之若干不同 部分之作業資料進一步包含追蹤裝置溫度。
  18. 如請求項17之方法，其中產生該記憶體裝置之若干不同部分之作業資料進一步包含追蹤該等不同記憶體部分中之每一者之一減電狀態。
  19. 如請求項14之方法，其中產生該記憶體裝置之若干不同部分之作業資料包含產生一記憶體晶粒堆疊內之若干不同記憶體儲存庫之作業資料。
  20. 如請求項14之方法，其中產生該記憶體裝置之若干不同部分之作業資料包含產生一記憶體晶粒堆疊內之若干不同記憶體記憶塊之作業資料。
  21. 一種記憶體裝置，其包括：若干個記憶體單元，其位於一堆疊式記憶體陣列內；一邏輯晶粒，其用以管理在該堆疊式記憶體陣列中之刷新率，其中該邏輯晶粒係附接至耦合至該堆疊式記憶體陣列；一記憶體映射，其藉由來自該若干個記憶體單元之操作的所感測資料所產生，且以不同之刷新率刷新在該堆疊式記憶體陣列內之不同可變大小部分；及一錯誤追蹤器，其用於追蹤不同可變大小部分之一錯誤率，其中該所追蹤之錯誤率係用於調節該等不同可變大小部分之該刷新率。
  22. 如請求項21之記憶體裝置，其中該錯誤追蹤器進一步包含互連修復邏輯，其用以將記憶體作業重新選路繞過缺 陷而穿過晶圓互連。
  23. 如請求項21之記憶體裝置，其中該錯誤追蹤器進一步包含若在一或多個不同部分之該錯誤率下降至低於一所選定之錯誤率，利用一冗餘記憶體區域之邏輯。
  24. 一種記憶體裝置，其包括：若干個記憶體單元，其位於一堆疊式記憶體陣列內；一或多個備用記憶體陣列，其位於該堆疊式記憶體陣列內；一邏輯晶粒，其用以管理在該堆疊式記憶體陣列中之刷新率，其中該邏輯晶粒係附接至耦合至該堆疊式記憶體陣列；一記憶體映射，其藉由來自該若干個記憶體單元之操作的所感測資料所產生，且以不同之刷新率刷新在該堆疊式記憶體陣列內之不同可變大小部分；及一錯誤追蹤器，其用於追蹤不同可變大小部分之一錯誤率，其中該所追蹤之錯誤率係用於調節該等不同可變大小部分之該刷新率，且若有需要，利用該備用記憶體陣列。
  25. 如請求項24之記憶體裝置，其中該等部分之各別一者之該刷新率亦使用該記憶體裝置之另一特性來調節。
  26. 如請求項25之記憶體裝置，其中該其他特性包含該等部分之該各別一者之一所感測溫度。
  27. 如請求項25之記憶體裝置，其中該其他特性包含該等部 分中之該各別一者之一減電狀態。
  28. 一種記憶體裝置，其包括：一記憶體晶粒堆疊；一邏輯晶粒，其用以管理該記憶體晶粒堆疊中之刷新率，其中該邏輯晶粒附接至該記憶體晶粒堆疊；一記憶體映射，其藉由來自該若干個記憶體單元之操作的所感測資料所產生，且用於以不同刷新率刷新該記憶體晶粒堆疊內之不同可變大小部分，其中一部分之一刷新率係使用該部分之一所感測溫度來調節。
  29. 如請求項28之記憶體裝置，其進一步包含一錯誤追蹤器，其用於追蹤不同可變大小部分之一錯誤率，其中該所追蹤之錯誤率亦係用於調節該等不同可變大小部分之該刷新率。
  30. 如請求項28之記憶體裝置，其進一步包含一冗餘記憶體區域，若該所感測溫度通過一所選定溫度之限制，該冗餘記憶體區域將被使用。
  31. 如請求項30之記憶體裝置，其中該冗餘記憶體區域包含一冗餘記憶體陣列。
  32. 如請求項30之記憶體裝置，其中該冗餘記憶體區域包含一冗餘記憶體晶粒。
  33. 一種記憶體裝置，其包括：一記憶體晶粒堆疊；一邏輯晶粒，其用以管理該記憶體晶粒堆疊中之刷新率，其中該邏輯晶粒附接至該記憶體晶粒堆疊； 一記憶體映射，其藉由來自該若干個記憶體單元之操作的所感測資料所產生，且用於以不同刷新率刷新該記憶體晶粒堆疊內之不同可變大小部分；及一動態作業資料收集電路，其用以在該記憶體裝置作業期間調節該記憶體映射及該不同刷新率。
  34. 如請求項33之記憶體裝置，其中該記憶體映射經組態以接受該等不同部分之一大小之動態改變。
  35. 如請求項33之記憶體裝置，其中該記憶體映射經組態以使得該記憶體晶粒堆疊中之一第一晶粒可以與該記憶體晶粒堆疊中之一第二晶粒之速率不同之一速率刷新。
  36. 如請求項33之記憶體裝置，其中該記憶體映射經組態以使得該記憶體晶粒堆疊中之一第一儲存庫可以與該記憶體晶粒堆疊中之一第二儲存庫之速率不同之一速率刷新。
  37. 如請求項33之記憶體裝置，其中該記憶體映射經組態以使得該記憶體晶粒堆疊中之一第一記憶塊可以與該記憶體晶粒堆疊中之一第二記憶塊之速率不同之一速率刷新。
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