KR20110103447A - 가변 메모리 리프레시 장치들 및 방법들 - Google Patents

가변 메모리 리프레시 장치들 및 방법들 Download PDF

Info

Publication number
KR20110103447A
KR20110103447A KR1020117017680A KR20117017680A KR20110103447A KR 20110103447 A KR20110103447 A KR 20110103447A KR 1020117017680 A KR1020117017680 A KR 1020117017680A KR 20117017680 A KR20117017680 A KR 20117017680A KR 20110103447 A KR20110103447 A KR 20110103447A
Authority
KR
South Korea
Prior art keywords
memory
different
refresh
stack
portions
Prior art date
Application number
KR1020117017680A
Other languages
English (en)
Other versions
KR101528659B1 (ko
Inventor
조 엠. 지델로
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20110103447A publication Critical patent/KR20110103447A/ko
Application granted granted Critical
Publication of KR101528659B1 publication Critical patent/KR101528659B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

소정의 메모리 장치의 여러 서로 다른 부분들에 대한 특징들을 모니터하여 조절하는 것들과 같은 메모리 장치들 및 방법들이 기술된다. 서로 다른 부분들의 예들은 타일들, 또는 어레이들, 또는 다이들을 포함한다. 기술된 한 메모리 장치 및 방법은 메모리 다이들의 3D 적층의 서로 다른 부분들의 특징들을 모니터하여 조절하는 것을 포함한다. 복수의 선택된 부분들에서 조절될 수 있는 한 특징은 리프레시 레이트를 포함한다.

Description

가변 메모리 리프레시 장치들 및 방법들{VARIABLE MEMORY REFRESH DEVICES AND METHODS}
관련출원
이 특허출원은 참조로서 여기에 포함시키는 2008년 12월 30일에 출원된 미국특허출원번호 12/346,542로부터의 우선권 혜택을 주장한다.
여기에 기술된 여러 실시예들은 반도체 메모리들에 연관된 장치, 시스템들, 및 방법들에 관한 것이다.
마이크로프로세서 기술은 반도체 메모리 기술보다 더 빠른 속도로 발전하였다. 결국, 최신의 호스트 프로세서와 명령들 및 데이터를 수신하기 위해 프로세서가 상대하는 반도체 메모리 서브-시스템 간에 성능에서 오일치가 흔히 존재한다. 예를 들어, 일부 하이-엔드 서버들은 메모리 요청들에 대한 응답을 기다리는데 있어 4개의 클럭 사이클 중 3개의 클럭 사이클 동안 아이들 상태에 있는 것으로 추정된다.
또한, 소프트웨어 애플리케이션 및 운영 시스템 기술의 발달은 프로세서 코어들 및 스레드(thread)의 수가 계속하여 증가함에 따라 더 높은 밀도의 메모리 서브-시스템에 대한 요구를 증가시켰다. 그러나, 현재 기술의 메모리 서브-시스템들은 흔히 성능과 밀도 간에 절충을 종종 나타낸다. 더 큰 대역폭들은 JEDEC(Joint Electron Device Engineering Council) 전기적 사양의 범위를 넘지 않고 시스템 내에 연결될 수 있는 메모리 카드들 또는 모듈들의 수를 제한할 수 있다.
동적 데이터 레이트(DDR) 동기식 동적 랜덤 액세스 메모리(SDRAM)와 같은 JEDEC 인터페이스 표준들에 대한 확장들이 제안되었으나 일반적으로 앞으로 예상되는 메모리 대역폭들 및 밀도들에 관해선 결여될 수 있다. 약점들은 메모리 파워 최적화와, 호스트 프로세서 및 메모리 서브-시스템 간의 인터페이스의 고유성(uniqueness)에 대한 결여를 포함한다. 후자의 약점은 프로세서 및/또는 메모리 기술들이 변화함에 따라 인터페이스를 다시 설계해야 할 필요성을 초래할 수 있다.
도 1은 발명의 실시예에 따른 메모리 시스템의 블록도이다.
도 2는 발명의 실시예에 따라 로직 다이로 적층된 적층-다이 3D 메모리 어레이를 절단하여 도시한 개념도이다.
도 3은 발명의 실시예에 따라 메모리 볼트 제어기 및 연관된 모듈들의 블록도이다.
도 4는 발명의 실시예에 따라 메모리 장치를 동작시키는 방법의 흐름도이다.
도 5는 발명의 실시예에 따라 고 레벨 정보 취급 시스템의 블록도이다.
발명의 다음 상세한 설명에서, 이의 일부를 이루며 발명이 실시될 수 있는 특정의 예시적 실시예들에 의해 도시된 동반된 도면들을 참조한다. 이들 실시예들은 당업자들이 발명을 실시할 수 있도록 충분히 상세히 기술된다. 다른 실시예들이 이용될 수도 있고 구조적, 논리적, 및 전기적 변경들이 행해질 수 있다.
도 1은 본 발명의 여러 실시예들에 따른 메모리 장치(100)의 블록도를 포함한다. 메모리 장치(100)는 하나 이상의 발원측 장치들 및/또는 목적지 장치들(예를 들면, 하나 이상의 프로세서들)와 한 세트의 적층된-어레이 메모리 "볼트(vault)들"(110) 간에 복수의 외향 및/또는 내향 스트림들의 명령들, 어드레스들, 및/또는 데이터를 실질적으로 동시에 전송하도록 동작한다. 메모리 시스템 밀도, 대역폭, 병행성, 및 확장성이 증가하게 될 수 있다.
복수-다이 메모리 어레이 실시예들은 일반적으로 종래 설계의 각각의 개개의 메모리 어레이 다이 상에 배치되는 제어 로직을 하나로 집성한다. 본원에서 메모리 볼트들라고 하는 적층된 일 그룹의 다이들의 일부가 도 1에 볼트(110)의 예에서와 같이 도 2에 볼트(230)의 예로서 도시되었다. 예시된 예에 도시된 메모리 볼트들은 공통의 제어 로직을 공유한다. 메모리 볼트 아키텍처는 더 작은 입도(granularity)의 기동된 메모리 뱅크들을 제공하면서도 에너지 효율을 증가시키기 위해 메모리 제어 로직을 전략적으로 분할한다. 도시된 실시예들은 호스트 프로세스 대 메모리 시스템 간의 표준화된 인터페이스를 할 수 있도록 한다. 표준화된 인터페이스는 메모리 기술이 발전함에 따라 재설계 사이클 시간을 감소시킬 수 있다.
도 2는 여러 실시예에 따라 메모리 장치(100)를 형성하기 위해 로직 다이(202)로 적층된 적층-다이 3D 메모리 어레이(200)를 절단하여 도시한 개념도이다. 메모리 장치(100)는 적층-다이 3D 메모리 어레이(200)가 되도록 타일식 메모리 어레이들(203)의 적층을 하나 이상을 포함한다. 복수의 메모리 어레이들(예를 들면, 메모리 어레이(203))은 복수의 다이들 각각(예를 들면, 다이(204))에 제조된다. 이어서 메모리 어레이 다이들을 적층하여 적층-다이 3D 메모리 어레이(200)를 형성한다.
적층된 다이들 각각은 적층된 다이(204)에 연관된 복수의 "타일(tile)들"(예를 들면, 타일들(205A, 205B, 205C))로 분할된다. 각각의 타일(예를 들면, 타일(205C))은 하나 이상의 메모리 어레이들(203)을 포함할 수 있다. 메모리 어레이들(203)은 임의의 특별한 메모리 기술로 제한되지 않으며, 동적 랜덤-액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리, 등을 포함할 수 있다.
적층된 한 세트의 메모리 어레이 타일들(208)은 적층된 다이들 각각으로부터 단일의 타일을 포함할 수 있다(예를 들면, 타일들(212B, 212C, 212D), 기초 타일은 도 1에서 가려져 있다). 파워, 어드레스, 및/또는 데이터 및 유사한 공통의 신호들은 이를테면 "웨이퍼-관통 상호연결(TWI : through-wafer interconnect)들"과 같은 도전성 경로들(예를 들면, 도전성 경로(224)) 상에 "Z" 차원(220)으로, 적층된 한 세트의 타일들(208)을 가로질러 갈 수 있다. TWI은 반드시 완전히 특정 웨이퍼 또는 다이를 관통하여 지나갈 필요는 없는 것에 유의한다.
이에 따라 적층-다이 3D 메모리 어레이(200)는 한 세트의 메모리 "볼트들"(예를 들면, 메모리 볼트(230))로 분할된다. 각각의 메모리 볼트는 한 세트의 타일들(208)을 전기적으로 상호연결하는 한 세트의 TWI들과 함께, 복수의 적층된 다이들 각각으로부터 한 타일로, 적층된 한 세트의 타일들(예를 들면, 한 세트의 타일들(208))을 포함한다. 볼트의 각각의 타일은 하나 이상의 메모리 어레이들(예를 들면, 메모리 어레이(240))을 포함한다.
도 2로부터 메모리 볼트들(230)와 유사하게, 결과적인 한 세트의 메모리 볼트들(102)이 메모리 장치(100) 내의 상황에서 도 1에 도시되었다. 또한, 메모리 장치(100)는 복수의 메모리 볼트 제어기들(MVC)(104)(예를 들면, MVC(106))를 포함한다. 각각의 MVC는 대응하는 메모리 볼트(예를 들면, 세트(102)의 메모리 볼트(110))에 1 대 1 관계로 통신이 되도록 결합된다. 이에 따라 각각의 MVC는 다른 MVC들과 이들의 각각의 메모리 볼트들 간에 통신과는 독립적으로, 대응하는 메모리 볼트와 통신할 수 있다.
또한, 메모리 장치(100)는 복수의 구성가능한 직렬화된 통신 링크 인터페이스들(SCLI : serialized communication link interface)(112)을 포함한다. SCLI들(112)은 일 그룹의 외향 SCLI들(113) 및 일 그룹의 내향 SCLI들(115)로 분할되고, "외향" 및 "내향" 방향들은 프로세서(들)(114)의 입장에서 정의된다. 복수의 SCLI들(112) 각각은 다른 SCLI들(112)과 동시에 동작할 수 있다. 동시에 SCLI들(112)은 복수의 MVC들(104)을 통신이 되게 하나 이상의 호스트 프로세서(들)(114)에 결합한다. 메모리 장치(100)는 호스트 프로세서(들)(114)에 대한 고도의 추상화된, 복수-링크, 높은 스루풋 인터페이스를 제공한다.
또한, 메모리 장치(100)는 스위치(116)를 포함할 수 있다. 일부 실시예들에서, 스위치(116)는 교차 연결 스위치라고도 할 수도 있을 매트릭스 스위치를 포함할 수 있다. 스위치(116)는 통신이 되게 복수의 SCLI들(112)에 그리고 복수의 MVC들(104)에 결합된다. 스위치(116)는 각각의 SCLI을 선택된 MVC에 교차 연결할 수 있다. 이에 따라 호스트 프로세서(들)(114)은 실질적으로 동시에 복수의 SCLI들(112)을 통해 복수의 메모리 볼트들(102)에 액세스 할 수 있다. 이 아키텍처는 복수-코어 기술들을 포함한 최신의 프로세서 기술들을 위한 높은 프로세서-대-메모리 대역폭을 제공할 수 있다.
또한, 메모리 장치(100)는 스위치(116)에 결합된 메모리 패브릭(fabric) 제어 레지스터(117)을 포함할 수 있다. 메모리 패브릭 제어 레지스터(117)는 구성 소스로부터 메모리 패브릭 구성 파라미터들을 받아들여 선택된 모드에 따라 동작하게 메모리 장치(100)의 하나 이상의 성분들을 구성한다. 예를 들어, 스위치(116)와, 복수의 메모리 볼트들(102) 및 복수의 MVC들(104) 각각은 일반적으로 개별적 메모리 요청들에 응하여 서로간에 독립적으로 동작하도록 구성될 수 있다. 이러한 구성은 SCLI들(112) 및 메모리 볼트들(102) 간에 병행성의 결과로서 메모리 시스템 대역폭을 향상시킬 수 있다.
대안적으로, 메모리 장치(100)는 복수의 메모리 볼트들(102) 중 둘 이상의 일부와 MVC들 중 대응하는 일부가 단일 요청에 응하여 동기하여 동작하도록 메모리 패브릭 제어 레지스터(117)를 통해 재구성될 수도 있다. 후자의 구성은 단일 볼트에 연관된 데이터 워드의 폭보다 넓은 데이터 워드에 액세스하기 위해 사용될 수 있다. 이 기술은 레이턴시를 감소시킬 수 있다. 그외 구성들은 선택된 비트 패턴을 메모리 패브릭 제어 레지스터(117)에 로딩함으로써 가능해질 수 있다.
일예에서 외향 SCLI들(113)은 복수의 외향 차분쌍 직렬 경로들(DPSP)(128)을 포함할 수 있다. DPSP들(128)은 통신이 되게 호스트 프로세서(들)(114)에 결합될 수 있고 외향 패킷을 일괄하여 수송할 수 있다. 외향 SCLI(113)은 복수의 외향 DPSP들(128)에 결합된 역직렬화기(130)를 포함할 수 있다. 외향 SCLI는 역직렬화기(130)에 통신이 되게 결합된 디멀티플렉서(138)를 포함할 수 있다. 일실시예에서, DSPS들, 역직렬화기들, 및 디멀티플렉서들의 구성은 데이터 패킷들 또는 서브-패킷들을 효율적으로 전송할 수 있도록 한다. 외향 SLCI들과 유사하게, 일실시예에서, 내향 SCLI들, 그리고 DSPS들, 직렬화기들, 및 멀티플렉서들의 유사한 구성은 데이터 패킷들 또는 서브-패킷들을 효율적으로 전송할 수 있도록 한다.
도 3은 여러 실시예에 따른 MVC(예를 들면, MVC(106)) 및 연관된 모듈들의 블록도이다. MVC(106)는 프로그램가능 볼트 제어 로직(PVCL) 성분(310)을 포함할 수 있다. PVCL(310)은 MVC(106)를 대응하는 메모리 볼트(예를 들면, 메모리 볼트(110))에 인터페이스시킨다. PVCL (310)은 대응하는 메모리 볼트(110)에 연관된 하나 이상의 제어 신호들 및/또는 타이밍 신호들을 발생한다.
PVCL(310)은 선택된 구성 또는 선택된 기술의 메모리 볼트(110)에 맞게 MVC(106)를 적응시키도록 구성될 수 있다. 이에 따라, 예를 들어, 메모리 장치(100)는 초기에는 현재 가용한 DDR2 DRAM들을 사용하여 구성될 수 있다. 나중에 메모리 장치(100)는 DDR3 뱅크 제어 및 타이밍 로직을 포함하도록 PVCL(310)을 재구성함으로써 DDR3-기반 메모리 볼트 기술을 수용하도록 수정될 수 있다.
또한, MVC(106)는 통신이 되게 PVCL (310)에 결합되는 메모리 시퀀서(314)를 포함할 수 있다. 메모리 시퀀서(314)는 연관된 메모리 볼트(110)를 구현하기 위해 사용되는 기술에 기초하여 메모리 기술에 따른 한 세트의 동작들을 수행한다. 메모리 시퀀서(314)는 예를 들면, 명령 디코딩 동작들, 메모리 어드레스 멀티플렉싱 동작들, 메모리 어드레스 디멀티플렉싱 동작들, 메모리 리프레시(refresh) 동작들, 메모리 볼트 훈련 동작들, 및/또는 대응하는 메모리 볼트(110)에 연관된 메모리 볼트 프리페치 동작들을 수행할 수 있다. 일부 실시예들에서, 메모리 시퀀서(314)는 DRAM 시퀀서를 포함할 수 있다. 일부 실시예들에서, 메모리 리프레시 동작들은 별도의 리프레시 제어기(도시되지 않음)에서 발원할 수도 있다. 그외 메모리 리프레시 동작들이 이하 상세히 기술된다.
메모리 시퀀서(314)는 선택된 구성 또는 기술의 메모리 볼트(110)에 맞게 메모리 장치(100)를 적응시키도록 구성될 수 있다. 예를 들어, 메모리 시퀀서(314)는 메모리 장치(100)에 연관된 다른 메모리 시퀀서들과 동기하여 동작하도록 구성될 수 있다. 이러한 구성은 단일 캐시 라인 요청에 응하여 복수의 메모리 볼트들로부터 넓은 데이터 워드를 호스트 프로세서(들)(114)에 연관된 캐시 라인(도시되지 않음)에 전달하기 위해 사용될 수 있다.
또한, MVC(106)는 기입 버퍼(316)를 포함할 수 있다. 기입 버퍼(316)는 호스트 프로세서(들)(114)로부터 MVC(106)에 도착하는 데이터를 버퍼하기 위해 PVCL(310)에 결합될 수 있다. MVC(106)는 판독 버퍼(317)를 더 포함할 수 있다. 판독 버퍼(317)는 대응하는 메모리 볼트(110)로부터 MVC(106)에 도착하는 데이터를 버퍼하기 위해 PVCL(310)에 결합될 수 있다.
또한, MVC(106)는 비순서 요청 큐(318)를 포함할 수 있다. 비순서 요청 큐(318)는 메모리 볼트(110)에 포함된 복수의 메모리 뱅크들에 순서화된 한 시퀀스의 판독 및/또는 기입 동작들을 설정한다. 순서화된 시퀀스는 뱅크 충돌을 줄이고 판독 대 기입 턴어라운드 시간을 감소시키기 위하여 임의의 단일의 메모리 뱅크에의 순차적인 동작들을 피하기 위하여 선택된다.
또한, MVC(106)는 메모리 볼트 오류 로직(MVEL) 성분(324)과 같은 오류 추적기를 포함할 수 있다. MVEL(324)는 3D 메모리 어레이(200)의 메모리 셀들의 복수의 부분들에 대한 복수의 오류 레이트들을 추적할 수 있다. 오류 레이트 데이터의 사용은 이하 상세히 논의된다. 다수의 서로 다른 부분들의 오류 레이트는 MVEL(324)을 사용하여 추적될 수 있다. 일예에서, 오류 레이트들은 각각의 다이(204)에 대해 추적된다. 다른 예들은 각각의 타일(205), 각각의 어레이(203), 등에 대한 오류 레이트들을 추적하는 것을 포함한다.
일예에서, 추적되는 부분은 동적이다. 예를 들어, 다이(204)가 임계값을 초과하는 오류 레이트를 갖는다면, 다이(204) 내에 한 부분은 추적을 위해 선택될 수 있다. 또 다른 예에서, 타일과 같은 한 부분에서 오류 레이트가 임계 오류 레이트 미만이라면, MVEL은 이 타일을 포함하는 볼트에 대한 오류 레이트만을 추적할 수 있다. 일예에서, 3D 메모리 어레이(200)의 한 부분에 대해 추적된 오류 레이트 정보는 선택된 부분들에서 리프레시 레이트들을 조절하기 위하여(예를 들면, 가변시키기 위하여) 사용된다.
도 3은 메모리 맵(315)을 포함하는 실시예를 도시한 것이다. 메모리 맵(315)은 3D 메모리 어레이(200) 내에 여러 부분들을 추적관리하며, 특정한 추적된 부분에 특유한 하나 이상의 특징들을 추적한다. 예들은 개개의 다이들(204), 볼트들(230), 타일들(205), 혹은 3D 메모리 어레이(200)의 다수의 메모리 셀들의 그외 그룹들에 대한 하나 이상의 특징들을 추적하는 것을 포함한다. 일예에서 메모리 맵(315)은 동시에 하나 이상의 부분에 대한 이러한 정보를 추적관리한다.
추적될 각 부분에 대한 특징들의 예들은 오류 레이트, 온도, 파워 다운 상태, 및 리프레시 레이트를 포함하나, 그러나 이들로 제한되는 것은 아니다. 일실시예에서, 리프레시 레이트는 메모리 맵(315) 내에서 추적된 다른 특징들 중 하나 이상을 사용하여 판정된다.
실시예에서, 메모리 맵(315)은 메모리 장치에 결합된 국부적 저장장치 내에 위치된다. 3D 메모리 어레이의 일예를 사용하면, 메모리 맵(315)은 3D 메모리 어레이(200)에 직접 결합된 로직 칩(202) 상에 위치된다. 일예에서, 메모리 맵은 로직 칩(202) 상에 플래시 메모리와 같은 비휘발성 메모리에 저장된다. 메모리 맵(315)을 국부적으로 부착된 로직 칩(202) 내에 메모리 장치(100) 상에 국부적으로 저장되도록 함으로써 메모리 장치(100)는 프로세서(114)와 무관하게 메모리 동작을 최적화할 수 있다. 메모리 최적화에서 사용하기 위한 피드백 특징들의 예들은 위에 나열되었다(오류 레이트, 온도, 파워 다운 상태, 및 리프레시 레이트).
일예에서, 각각의 MVC(106)는 별도의 메모리 맵(315)을 포함하나, 발명은 이것으로 제한되는 것은 아니다. 다른 실시예들은 3D 메모리 어레이(200), 혹은 다른 다수의 메모리 맵들(315)에 사용하기 위해 로직 칩(202) 상에 단일 메모리 맵(315)을 포함한다.
일실시예에서, 메모리 맵(315)은 동적이며, 위에 열거된 예들과 같이, 하나 이상의 피드백 특징들에 기초하여 변경된다. 특징의 예로서 온도를 사용하면, 3D 메모리 어레이(200)의 하나 이상의 부분들은 다른 온도에서 동작하고 있을 수 있다. 이에 응하여, 메모리 맵(315)은 서로 다른 부분들이 이들의 온도에 따라 다르게 취급될 수 있게 한다. 예를 들어, 고온 다이(204)는 저온 다이(204)보다 필요에 따라 더 빈번한 리프레시 레이트로 매핑될 수 있다. 동적 메모리 맵(315)에서, 동작 동안에 각각의 국부적 온도들이 변한다면, 메모리 맵도 변경될 수 있다. 위에 논의된 바와 같이, 볼트들, 타일들, 등과 같은 다른 부분들도 모니터되고 조절될 수 있다.
파워 다운 상태의 예를 사용하면, 3D 메모리 어레이(200)의 하나 이상의 부분들은 다른 파워 다운 상태에서 동작하고 있을 수 있다. 이에 응하여, 메모리 맵(315)은 서로 다른 부분들이 이들의 파워 다운 상태에 따라 다르게 취급될 수 있게 한다. 예를 들어, 최근에 액세스되지 않았던 볼트(230)는 리프레시를 요구하는 파워 다운 상태에 있을 수 있으나 현재 액세스되고 있는 볼트들(230)만큼 많은 리프레시 레이트는 아니다. 다른 볼트들(230)에 대한 다른 고속 응답 시간 파워 상태들은 더 높은 리프레시 레이트에 매핑될 수 있다. 동적 메모리 맵(315)에서, 동작동안 여러 부분들의 파워 다운 상태들에 따라, 메모리 맵도 변경될 수 있다. 위에 논의된 바와 같이, 다이들, 타일들, 등과 같은 다른 부분들도 모니터되고 조절될 수 있다.
오류 레이트 예를 사용하면, 3D 메모리 어레이(200)의 하나 이상의 부분들은 서로 다른 오류 레이트들을 경험하고 있을 수 있다. 이에 응하여, 메모리 맵(315)은 서로 다른 부분들이 이들의 오류 레이트들에 따라 다르게 취급될 수 있게 한다. 예를 들어, 높은 오류 레이트를 경험하고 있는 타일(205)은 더 높은 리프레시 레이트에 매핑될 수 있고, 낮은 오류 레이트를 경험하고 있는 타일(205)은 낮은 리프레시 레이트에 매핑될 수 있다. 동적 메모리 맵(315)에서, 여러 부분들의 오류 레이트들이 동작 동안 변경된다면, 메모리 맵도 변경될 수 있다. 위에 논의된 바와 같이, 다이들, 볼트들, 등과 같은 다른 부분들도 모니터되고 조절될 수 있다.
일예에서, 리프레시 레이트와 같은 특징을 조절하는 것에 더하여, 한 부분에 대한 오류 레이트 임계값이 초과된다면, 3D 메모리 어레이(200)의 이 부분은 비활성화되며, 메모리 맵(315)은 비활성화된 부분을 추적관리하며 나머지 3D 메모리 어레이(200)는 정상적으로 기능하도록 둔다. 일예에서, 선택된 부분의 오류 레이트는, 급박한 장애를 예측하는 능력을 갖고, 건전 모니터 정격을 제공하기 위해 사용될 수 있다. 예를 들어, 일실시예에서, 한 특정 부분 혹은 부분들에 대한 오류 레이트가 임계값을 초과한다면, 건전 모니터 정격은 메모리 장치의 교체에 대한 필요성을 나타내기 위해 제공될 수 있다.
특징의 각각의 예가 리프레시 레이트에 영향을 미치는 것으로서 개별적으로 위에 논의되었을지라도, 발명은 이것으로 제한되지 않는다. 일예에서, 온도, 파워 다운 상태, 및 오류 레이트와 같은 복수의 특징들은 동시에 추적되며 이들의 영향들은 조합되어 3D 메모리 어레이(200)의 한 부분에 대한 최적화된 리프레시 레이트를 제공한다.
위의 동적 메모리 맵 예에 더하여, 일실시예에서, 메모리 맵(315)은 정적이다. 정적 메모리 맵의 일예는 개인용 컴퓨터와 같은 시스템이 기동(power up)될 때마다 단지 한번 생성되는 메모리 맵을 포함한다. 각각의 기동시 평가 후에, 정적 메모리 맵의 예는 피드백 특징들에 대해 모니터하지 않을 수 있다. 또 다른 정적 예는 제조 후 테스트를 포함한다. 메모리 맵(315)은 실리콘 변동들, 리소그래피 결함들, 등과 같은 요인들에 기인한, 제조후 본래 존재하는 선택된 부분들 내에 성능 또는 다른 특징들에 대한 고정된 맵을 포함할 수 있다. 제조의 예에서, 다수의 서로 다른 리프레시 레이트들을 포함하는 정적 메모리 맵(315)은 이러한 변동을 고려하여 3D 메모리 어레이(200)를 최적화하기 위해 제조 후 한번 생성된다.
도 4는 위에 실시예들에서 논의된 바와 같이 메모리 장치의 동작의 방법의 예를 도시한 것이다. 동작(410)에서, 메모리 장치의 다수의 서로 다른 부분들을 위한 동작 데이터가 생성된다. 이러한 부분들의 예들은 위에 실시예들에서 논의된 여러 부분들을 포함한다. 동작 데이터의 예들은 위에 실시예들에서 논의된, 온도, 파워 다운 상태, 오류 레이트, 등과 같은 특징들을 포함한다.
동작(420)에서, 메모리 맵은 동작 데이터을 사용하여 생성된다. 동작(430)에서, 메모리 맵은 제로보다 큰 제 1 리프레시 레이트로 메모리 장치의 제 1 부분을 리프레시 하기 위해 사용된다. 동작(440)에서, 메모리 맵은 제로보다는 크고 제 1 데이터 레이트와는 다른 제 2 리프레시 레이트로 메모리 장치의 제 2 부분을 리프레시 하기 위해 사용된다. 제로보다 큰 논의된 2 이상의 리프레시 레이트들 외에도, 선택된 예들에서, 다른 부분들은 전혀 리프레시되지 않을 수도 있다.
위에 기술된 바와 같은 메모리 맵(315)에 관련한 동작 외에도, MVEL(324)는 어레이 리페어 로직(array repair logic)(326)을 사용하여 결함 메모리 어레이 어드레스 리매핑 동작들을 수행할 수도 있다. 어레이 리페어 로직(326)은 메모리 볼트들 또는 다이들, 등 상에(예를 들면, 도 2의 적층된 다이(204) 상에) 및/또는 로직 다이(202)(예를 들면, 예비 어레이(327)) 상에 용장성 셀들 또는 셀들의 어레이들로 요청들을 리매핑할 수 있다. 또한, MVEL(324)는 TWI 리페어 로직(328)을 사용하여 대응하는 메모리 볼트(110)에 연관된 TWI 리페어 동작들을 수행할 수 있다.
여러 실시예들의 장치 및 시스템들은 고-밀도, 복수-링크, 고-스루풋 반도체 메모리 서브-시스템 이외의 응용들에서 유용할 수도 있다. 이에 따라, 발명의 여러 실시예들은 이것으로 제한되는 것이 아니다. 메모리 장치(100)의 예시들은 여러 실시예들의 구조의 전반적인 이해를 제공하기 위한 것이다. 이들은 여기에서 기술된 구조들을 이용할 수도 있을 장치 및 시스템들의 모든 요소들 및 특징들의 완전한 설명으로서 사용되도록 한 것은 아니다.
여러 실시예들의 신규한 장치 및 시스템들은 컴퓨터들, 통신 및 신호 처리 회로, 단일-프로세서 혹은 복수-프로세서 모듈들, 단일 혹은 복수의 내장형 프로세서들, 복수-코어 프로세서들, 데이터 스위치들, 및 그외 정보 취급 시스템들에서 사용되는 전자회로를 포함하거나 이에 탑재될 수 있다.
이러한 시스템들의 예들은 텔레비전들, 셀룰라 전화들, PDA(personal data assistants), 개인용 컴퓨터들(예를 들면, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 휴대 컴퓨터들, 타블렛 컴퓨터들, 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들면, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료장치들(예를 들면, 심장 모니터, 혈압 모니터, 등), 셋탑박스들, 및 기타들을 포함하나, 이들로 제한되는 것은 아니다.
본 발명에 대한 고 레벨 장치 적용을 보여주는 개인용 컴퓨터의 고 레벨 예가 도 5에 포함되어 있다. 도 5는 발명의 실시예에 따라 적어도 한 메모리 장치(506)를 탑재한 정보 취급 시스템(500)의 블록도이다.
이 예에서, 정보 취급 시스템(500)은 시스템의 여러 성분들을 결합하기 위해 시스템 버스(502)를 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(502)는 정보 취급 시스템(500)의 여러 성분들 간에 통신 링크들을 제공하며, 단일 버스로서, 버스들의 조합으로서, 혹은 이외 어떤 다른 적합한 방식으로 구현될 수 있다.
칩 어셈블리(504)는 시스템 버스(502)에 결합된다. 칩 어셈블리(504)는 임의의 회로 혹은 회로들의 동작면에서 호환될 수 있는 조합을 포함할 수 있다. 일실시예에서, 칩 어셈블리(504)는 임의의 유형일 수 있는 프로세서(508) 또는 복수의 프로세서들을 포함한다. 여기에서 사용되는 바와 같이, "프로세서"는 마이크로프로세서, 마이크로제어기, 그래픽스 프로세서, 디지털 신호 프로세서(DSP), 혹은 이외 어떤 다른 유형의 프로세서 또는 처리회로 -이들로 제한되는 것은 아니다- 와 같은 임의의 유형의 계산 회로를 의미한다. 여기에서 사용되는 바와 같이, "프로세서"는 복수의 프로세서들 혹은 복수의 프로세서 코어들을 포함한다.
일실시예에서, 메모리 장치(506)는 칩 어셈블리(504) 내에 포함된다. 당업자들은 매우 다양한 메모리 장치 구성들이 칩 어셈블리(504)에 사용될 수 있음을 인식할 것이다. 동작하는 동안 계속적으로 리프레시되는 DRAM과 같은 메모리 장치는 위에 실시예들에서 기술되었다. DRAM 장치의 일예는 위에 실시예들에서 기술된 바와 같은 통합된 로직 칩을 구비한 적층된 메모리 칩 3D 메모리 장치를 포함한다. 또한, 메모리(506)는 플래시 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
또한, 정보 취급 시스템(500)은 외부 메모리(511)를 포함할 수 있고, 외부 메모리는 이를테면 하나 이상의 하드 드라이브들(512), 및/또는 플래시 메모리 드라이브들, 콤팩트 디스크들(CD), 디지털 비디오 디스크들(DVD), 등과 같은 착탈가능 매체(513)를 다루는 하나 이상의 드라이브들과 같은 특정 응용에 적합한 하나 이상의 메모리 요소들을 포함할 수 있다.
정보 취급 시스템(500)은 모니터와 같은 디스플레이 장치(509), 스피커들 등과 같은 추가의 주변 성분들(510), 및 마우스, 트랙볼, 게임 제어기, 음성-인식 장치, 또는 사용자가 정보 취급 시스템(500)에 정보를 입력하고 이로부터 정보를 수신할 수 있도록 하는 그외 어떤 다른 장치를 포함할 수 있는 키보드 및/또는 제어기(514)를 포함할 수 있다.
발명의 다수의 실시예들이 기술되었으나, 위에서 열거한 것들은 전부 다를 열거하려고 한 것이 아니다. 특정한 실시예들이 여기에 예시되고 기술되었을지라도 동일 결과들을 달성하기 위해 계산되는 임의의 배열은 도시된 특정 실시예들을 대신할 수 있음을 당업자들은 알 것이다. 본원은 본 발명의 적응들 또는 변형들을 포함한다. 위에 설명은 제약하려는 것이 아니라 예시하려는 것임을 알아야 한다. 위에 실시예들, 및 다른 실시예들의 조합들은 위에 설명을 검토하였을 때 당업자들에게 명백해질 것이다.

Claims (24)

  1. 적층된 메모리 어레이 내의 다수의 메모리 셀들;
    상기 다수의 메모리 셀들에 결합된 로직;
    상기 다수의 메모리 셀들의 서로 다른 부분들을 각각의 리프레시 레이트들로 선택적으로 리프레시 하기 위해 상기 로직 영역에 의해 사용되는 메모리 맵을 포함하는, 메모리 장치.
  2. 청구항 1에 있어서,
    상기 다수의 셀들은 적층 내의 복수의 다이들 상에 위치되고, 상기 로직은 상기 적층 내의 상기 다이들 중 한 다이 상에 위치되고, 상기 메모리 맵은 상기 로직 다이 상에 저장되는, 메모리 장치.
  3. 청구항 1에 있어서,
    상기 로직은 상기 부분들의 각각의 부분에 대한 오류 레이트를 추적하기 위한 오류 추적기를 포함하고, 상기 추적된 오류 레이트는 상기 부분들의 상기 각각의 부분의 상기 리프레시 레이트를 조절하기 위해 사용되는, 메모리 장치.
  4. 청구항 3에 있어서,
    상기 로직은 상기 부분들 중 적어도 하나의 오류 레이트가 임계값을 초과한다면 상기 메모리 장치의 교체에 대한 필요성을 나타내도록 구성된, 메모리 장치.
  5. 청구항 3에 있어서,
    상기 부분들의 상기 각각의 부분의 상기 리프레시 레이트는 상기 메모리 장치의 또 다른 특징을 사용하여 조절되는, 메모리 장치.
  6. 청구항 5에 있어서,
    상기 다른 특징은 상기 부분들의 상기 각각의 부분의 감지된 온도를 포함하는, 메모리 장치.
  7. 청구항 5에 있어서,
    상기 다른 특징은 상기 부분들의 상기 각각의 부분의 파워 다운 상태를 포함하는, 메모리 장치.
  8. 메모리 다이들의 적층;
    상기 메모리 다이들의 적층 내의 리프레시 레이트들을 관리하며 상기 메모리 다이들의 적층에 부착된 로직 다이;
    상기 로직 다이 내에 위치되고, 상기 메모리 다이들의 적층 내에 서로 다른 부분들을 서로 다른 리프레시 레이트들로 리프레시하기 위해 사용되는 메모리 맵을 포함하는, 메모리 장치.
  9. 청구항 8에 있어서,
    상기 로직 다이는 상기 메모리 다이들의 적층으로부터 동작 데이터를 수신하고 상기 동작 데이터에 기초하여 상기 서로 다른 리프레시 레이트들 중 적어도 하나를 동적으로 조절하도록 구성된, 메모리 장치.
  10. 청구항 8에 있어서,
    상기 로직 다이는 상기 서로 다른 부분들의 크기를 동적으로 변경하도록 구성된, 메모리 장치.
  11. 청구항 8에 있어서,
    상기 메모리 맵은 상기 메모리 다이들의 적층 내의 제 1 다이가 상기 메모리 다이들의 적층 내의 제 2 다이와는 다른 레이트로 리프레시될 수 있도록 구성되는, 메모리 장치.
  12. 청구항 8에 있어서,
    상기 메모리 맵은 상기 메모리 다이들의 적층 내의 제 1 볼트가 상기 메모리 다이들의 적층 내의 제 2 볼트와는 다른 레이트로 리프레시될 수 있도록 구성되는, 메모리 장치.
  13. 청구항 12에 있어서,
    각각의 볼트는 별도의 메모리 맵에 연관된, 메모리 장치.
  14. 청구항 8에 있어서,
    상기 메모리 맵은 상기 메모리 다이들의 적층 내의 제 1 타일이 상기 메모리 다이들의 적층 내의 제 2 타일과는 다른 레이트로 리프레시될 수 있도록 구성되는, 메모리 장치.
  15. 메모리 장치의 제 1 부분을 제로보다 큰 제 1 리프레시 레이트로 리프레시하기 위하여 메모리 장치의 다수의 서로 다른 부분들로부터 동작 데이터를 사용하여 생성된 메모리 맵을 사용하는 단계; 및
    상기 메모리 장치의 제 2 부분을 제로보다 크고 상기 제 2 리프레시 레이트와는 다른 제 2 리프레시로 리프레시하기 위하여 상기 메모리 맵을 사용하는 단계를 포함하는, 메모리 장치를 동작시키는 방법.
  16. 청구항 15에 있어서,
    상기 동작 데이터를 생성하는 단계를 더 포함하고, 상기 동작 데이터를 생성하는 단계는 기동(power up)시 한번 수행되며, 상기 서로 다른 리프레시 레이트들은 상기 메모리 장치의 동작 동안 정적인, 메모리 장치를 동작시키는 방법.
  17. 청구항 15에 있어서,
    상기 동작 데이터를 생성하는 단계를 더 포함하고, 상기 동작 데이터를 생성하는 단계는 제조 후에 한번 수행되며, 상기 서로 다른 리프레시 레이트들은 상기 메모리 장치의 동작 동안 정적인, 메모리 장치를 동작시키는 방법.
  18. 청구항 15에 있어서,
    상기 동작 데이터를 생성하는 단계를 더 포함하고, 상기 동작 데이터를 생성하는 단계는 동적이며, 상기 메모리 장치의 동작 상기 메모리 맵 및 상기 서로 다른 리프레시 레이트들을 동적으로 조절하기 위해 피드백으로서 사용되는, 메모리 장치를 동작시키는 방법.
  19. 청구항 16에 있어서,
    상기 메모리 장치의 다수의 서로 다른 부분들의 동작 데이터를 생성하는 단계는 각각의 다른 메모리 부분에 대해 오류 레이트들을 추적하는 단계를 포함하는, 메모리 장치를 동작시키는 방법.
  20. 청구항 19에 있어서,
    상기 부분의 추적된 오류 레이트가 임계 오류 레이트를 초과한다면 상기 메모리 장치의 부분을 비활성화는 단계를 더 포함하는, 메모리 장치를 동작시키는 방법.
  21. 청구항 19에 있어서,
    메모리 장치의 다수의 서로 다른 부분들의 동작 데이터를 생성하는 단계는 장치 온도를 추적하는 단계를 더 포함하는, 메모리 장치를 동작시키는 방법.
  22. 청구항 21에 있어서,
    상기 메모리 장치의 다수의 서로 다른 부분들의 동작 데이터를 생성하는 단계는 상기 서로 다른 메모리 부분들의 각각의 파워 다운 상태를 추적하는 단계를 더 포함하는, 메모리 장치를 동작시키는 방법.
  23. 청구항 15에 있어서,
    상기 메모리 장치의 다수의 서로 다른 부분들의 동작 데이터를 생성하는 단계는 메모리 다이들의 적층 내의 다수의 서로 다른 메모리 볼트들의 동작 데이터를 생성하는 단계를 포함하는, 메모리 장치를 동작시키는 방법.
  24. 청구항 15에 있어서,
    상기 메모리 장치의 다수의 서로 다른 부분들의 동작 데이터를 생성하는 단계는 메모리 다이들의 적층 내의 다수의 서로 다른 메모리 타일들의 동작 데이터를 생성하는 단계를 포함하는, 메모리 장치를 동작시키는 방법.
KR1020117017680A 2008-12-30 2009-12-30 가변 메모리 리프레시 장치들 및 방법들 KR101528659B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/346,542 2008-12-30
US12/346,542 US7929368B2 (en) 2008-12-30 2008-12-30 Variable memory refresh devices and methods
PCT/US2009/069858 WO2010078454A1 (en) 2008-12-30 2009-12-30 Variable memory refresh devices and methods

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020157009154A Division KR101633241B1 (ko) 2008-12-30 2009-12-30 가변 메모리 리프레시 장치들 및 방법들

Publications (2)

Publication Number Publication Date
KR20110103447A true KR20110103447A (ko) 2011-09-20
KR101528659B1 KR101528659B1 (ko) 2015-06-12

Family

ID=42284755

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020157009154A KR101633241B1 (ko) 2008-12-30 2009-12-30 가변 메모리 리프레시 장치들 및 방법들
KR1020117017680A KR101528659B1 (ko) 2008-12-30 2009-12-30 가변 메모리 리프레시 장치들 및 방법들

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020157009154A KR101633241B1 (ko) 2008-12-30 2009-12-30 가변 메모리 리프레시 장치들 및 방법들

Country Status (7)

Country Link
US (3) US7929368B2 (ko)
EP (1) EP2377127B1 (ko)
JP (1) JP6050587B2 (ko)
KR (2) KR101633241B1 (ko)
CN (1) CN102272849B (ko)
TW (1) TWI435326B (ko)
WO (1) WO2010078454A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11874775B2 (en) 2019-07-22 2024-01-16 SK Hynix Inc. Method and apparatus for performing access operation in memory system utilizing map data including mapping relationships between a host and a memory device for storing data

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7691668B2 (en) * 2006-12-19 2010-04-06 Spansion Llc Method and apparatus for multi-chip packaging
US7929368B2 (en) 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
US8127185B2 (en) 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US8018752B2 (en) 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8261136B2 (en) * 2009-06-29 2012-09-04 Sandisk Technologies Inc. Method and device for selectively refreshing a region of a memory of a data storage device
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US8412882B2 (en) * 2010-06-18 2013-04-02 Microsoft Corporation Leveraging chip variability
US9658678B2 (en) 2011-03-31 2017-05-23 Intel Corporation Induced thermal gradients
US9490003B2 (en) 2011-03-31 2016-11-08 Intel Corporation Induced thermal gradients
CN103890850B (zh) * 2011-09-30 2016-11-09 英特尔公司 使用热数据对3d栈式存储器的动态操作
WO2013081633A1 (en) * 2011-12-02 2013-06-06 Intel Corporation Stacked memory allowing variance in device interconnects
KR101662576B1 (ko) * 2011-12-02 2016-10-05 인텔 코포레이션 오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리 및 시스템
DE112011105998T5 (de) 2011-12-23 2014-09-18 Intel Corporation Speicheroperationen unter Verwendung von Systemtemperatursensordaten
US8645777B2 (en) 2011-12-29 2014-02-04 Intel Corporation Boundary scan chain for stacked memory
US8869007B2 (en) 2012-06-14 2014-10-21 International Business Machines Corporation Three dimensional (3D) memory device sparing
US8874979B2 (en) 2012-06-14 2014-10-28 International Business Machines Corporation Three dimensional(3D) memory device sparing
US8843794B2 (en) 2012-09-24 2014-09-23 Intel Corporation Method, system and apparatus for evaluation of input/output buffer circuitry
US8737108B2 (en) * 2012-09-25 2014-05-27 Intel Corporation 3D memory configurable for performance and power
US9203671B2 (en) * 2012-10-10 2015-12-01 Altera Corporation 3D memory based address generator for computationally efficient architectures
US9171605B1 (en) 2012-12-21 2015-10-27 Samsung Electronics Co., Ltd. Concentrated address detecting method of semiconductor device and concentrated address detecting circuit using the same
CN104956443B (zh) * 2013-01-31 2017-09-12 慧与发展有限责任合伙企业 Ram刷新率
US10042750B2 (en) 2013-03-15 2018-08-07 Micron Technology, Inc. Apparatuses and methods for adaptive control of memory using an adaptive memory controller with a memory management hypervisor
US9342443B2 (en) * 2013-03-15 2016-05-17 Micron Technology, Inc. Systems and methods for memory system management based on thermal information of a memory system
US20140370664A1 (en) * 2013-06-13 2014-12-18 Kiran Pangal Word line and bit line processing for cross-point memories
US9152488B2 (en) * 2013-06-25 2015-10-06 Sandisk Technologies Inc. Storage module and low-complexity methods for assessing the health of a flash memory device
US10373667B2 (en) 2013-08-28 2019-08-06 Hewlett Packard Enterprise Development Lp Refresh rate adjust
US9704557B2 (en) * 2013-09-25 2017-07-11 Qualcomm Incorporated Method and apparatus for storing retention time profile information based on retention time and temperature
US10096353B2 (en) 2013-11-07 2018-10-09 International Business Machines Corporation System and memory controller for interruptible memory refresh
US9972376B2 (en) * 2013-11-07 2018-05-15 International Business Machines Corporation Memory device for interruptible memory refresh
US9911485B2 (en) * 2013-11-11 2018-03-06 Qualcomm Incorporated Method and apparatus for refreshing a memory cell
KR102094309B1 (ko) 2013-12-30 2020-03-27 에스케이하이닉스 주식회사 리프레쉬 신호를 생성하는 적층 반도체 장치
DE102014208609A1 (de) * 2014-05-08 2015-11-26 Robert Bosch Gmbh Refresh eines Speicherbereichs einer nichtflüchtigen Speichereinheit
JP6637906B2 (ja) * 2014-05-08 2020-01-29 マイクロン テクノロジー，インク． ハイブリッドメモリキューブシステム相互接続ディレクトリベースキャッシュコヒーレンス方法
US9558143B2 (en) 2014-05-09 2017-01-31 Micron Technology, Inc. Interconnect systems and methods using hybrid memory cube links to send packetized data over different endpoints of a data handling device
US9361195B2 (en) 2014-11-12 2016-06-07 International Business Machines Corporation Mirroring in three-dimensional stacked memory
KR102272132B1 (ko) 2014-12-26 2021-07-01 삼성전자주식회사 반도체 장치 및 그 구동 방법
US10303235B2 (en) 2015-03-04 2019-05-28 Qualcomm Incorporated Systems and methods for implementing power collapse in a memory
KR102373543B1 (ko) 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
US9570142B2 (en) 2015-05-18 2017-02-14 Micron Technology, Inc. Apparatus having dice to perorm refresh operations
KR20170024307A (ko) 2015-08-25 2017-03-07 삼성전자주식회사 내장형 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
US9575671B1 (en) 2015-08-11 2017-02-21 International Business Machines Corporation Read distribution in a three-dimensional stacked memory based on thermal profiles
US9734887B1 (en) * 2016-03-21 2017-08-15 International Business Machines Corporation Per-die based memory refresh control based on a master controller
CN106297890A (zh) * 2016-07-21 2017-01-04 浪潮电子信息产业股份有限公司 一种内存目标刷新参数的确定方法及装置
US10600780B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus circuit
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10672743B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
KR102512017B1 (ko) 2016-10-07 2023-03-17 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10593667B2 (en) 2016-10-07 2020-03-17 Xcelsis Corporation 3D chip with shielded clock lines
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10586786B2 (en) 2016-10-07 2020-03-10 Xcelsis Corporation 3D chip sharing clock interconnect layer
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10600735B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10672744B2 (en) * 2016-10-07 2020-06-02 Xcelsis Corporation 3D compute circuit with high density Z-axis interconnects
KR20180060091A (ko) 2016-11-28 2018-06-07 삼성전자주식회사 메모리 장치의 구동 방법 및 메모리 시스템의 구동 방법
US10346232B2 (en) 2017-08-16 2019-07-09 Western Digital Technologies, Inc. Non-volatile storage with failure prediction
KR102568896B1 (ko) 2018-04-19 2023-08-21 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US20210241822A1 (en) * 2018-06-26 2021-08-05 Rambus Inc. Memory device having non-uniform refresh
US20200258566A1 (en) * 2019-02-12 2020-08-13 Micron Technology, Inc. Refresh rate management for memory
US11100972B2 (en) * 2019-02-12 2021-08-24 Micron Technology, Inc. Refresh rate control for a memory device
KR102273153B1 (ko) * 2019-04-24 2021-07-05 경희대학교 산학협력단 우선순위 기반의 ecc에 기초하여 데이터를 근사적 메모리 장치에 저장하는 메모리 컨트롤러, 프로그램 코드를 저장하는 비일시적 컴퓨터 판독 가능한 매체, 그리고 근사적 메모리 장치와 메모리 컨트롤러를 포함하는 전자 장치
WO2020258197A1 (en) 2019-06-28 2020-12-30 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
CN110537259A (zh) 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
US11144228B2 (en) * 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
US11599299B2 (en) 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
CN111145807B (zh) * 2019-12-10 2021-12-31 深圳市国微电子有限公司 一种3d堆叠存储器的温控自刷新方法及温控自刷新电路
WO2021179213A1 (zh) * 2020-03-11 2021-09-16 华为技术有限公司 修复存储芯片的方法和装置
DE102021103853A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherarray-testverfahren und -system
US11450399B2 (en) 2020-05-28 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array test method and system
KR20220091162A (ko) 2020-12-23 2022-06-30 삼성전자주식회사 온도에 대한 리프레쉬 레이트 승수와 상관없는 메모리 장치의 리프레쉬 방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0460988A (ja) * 1990-06-27 1992-02-26 Canon Inc リフレツシユ制御装置
US5784328A (en) * 1996-12-23 1998-07-21 Lsi Logic Corporation Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP3444154B2 (ja) * 1997-09-17 2003-09-08 日本電気株式会社 メモリアクセス制御回路
JP3177207B2 (ja) * 1998-01-27 2001-06-18 インターナショナル・ビジネス・マシーンズ・コーポレ−ション リフレッシュ間隔制御装置及び方法、並びにコンピュータ
JP3974287B2 (ja) * 1999-04-16 2007-09-12 富士通株式会社 アドレス信号供給方法及びそれを利用した半導体記憶装置
US6567950B1 (en) * 1999-04-30 2003-05-20 International Business Machines Corporation Dynamically replacing a failed chip
US6385113B1 (en) * 1999-04-30 2002-05-07 Madrone Solutions, Inc Method for operating an integrated circuit having a sleep mode
US6560725B1 (en) * 1999-06-18 2003-05-06 Madrone Solutions, Inc. Method for apparatus for tracking errors in a memory system
US7107383B1 (en) * 2000-05-03 2006-09-12 Broadcom Corporation Method and system for multi-channel transfer of data and control information
JP4707803B2 (ja) * 2000-07-10 2011-06-22 エルピーダメモリ株式会社 エラーレート判定方法と半導体集積回路装置
KR20020028814A (ko) * 2000-10-10 2002-04-17 나조미 커뮤니케이션즈, 인코포레이티드 마이크로코드 엔진을 이용한 자바 하드웨어 가속기
JP3640165B2 (ja) * 2000-10-20 2005-04-20 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
US6658078B2 (en) * 2001-07-23 2003-12-02 Tokyo Electric Power Co. MOX nuclear fuel assembly employable for a thermal neutron nuclear reactor
US6646942B2 (en) * 2001-10-09 2003-11-11 Micron Technology, Inc. Method and circuit for adjusting a self-refresh rate to maintain dynamic data at low supply voltages
US6750497B2 (en) 2002-08-22 2004-06-15 Micron Technology, Inc. High-speed transparent refresh DRAM-based memory cell
US6781908B1 (en) * 2003-02-19 2004-08-24 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
US7085152B2 (en) * 2003-12-29 2006-08-01 Intel Corporation Memory system segmented power supply and control
JP4478974B2 (ja) * 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
KR20050120344A (ko) * 2004-06-18 2005-12-22 엘지전자 주식회사 데이터 백업에 의한 에스디램의 셀프 리프레쉬 소모전류절감 방법
US7305518B2 (en) * 2004-10-20 2007-12-04 Hewlett-Packard Development Company, L.P. Method and system for dynamically adjusting DRAM refresh rate
US20080028136A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8619452B2 (en) * 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8041881B2 (en) * 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
KR100725992B1 (ko) * 2005-11-04 2007-06-08 삼성전자주식회사 리프레시 정보에 따라 반도체 메모리 장치의 리프레시를제어하는 장치 및 그 방법
US7408813B2 (en) * 2006-08-03 2008-08-05 Micron Technology, Inc. Block erase for volatile memory
US7631228B2 (en) * 2006-09-12 2009-12-08 International Business Machines Corporation Using bit errors from memory to alter memory command stream
US8015433B2 (en) 2006-09-13 2011-09-06 Hitachi Global Storage Technologies Netherlands B.V. Disk drive with nonvolatile memory for storage of failure-related data
JP5616636B2 (ja) * 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
US7975170B2 (en) * 2007-06-15 2011-07-05 Qimonda Ag Memory refresh system and method
US7545698B2 (en) * 2007-06-28 2009-06-09 Intel Corporation Memory test mode for charge retention testing
US7929368B2 (en) * 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
US8127185B2 (en) * 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US9105323B2 (en) * 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods
US8018752B2 (en) * 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8327225B2 (en) * 2010-01-04 2012-12-04 Micron Technology, Inc. Error correction in a stacked memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11874775B2 (en) 2019-07-22 2024-01-16 SK Hynix Inc. Method and apparatus for performing access operation in memory system utilizing map data including mapping relationships between a host and a memory device for storing data

Also Published As

Publication number Publication date
KR101528659B1 (ko) 2015-06-12
EP2377127A1 (en) 2011-10-19
EP2377127A4 (en) 2012-10-31
CN102272849B (zh) 2016-01-20
WO2010078454A1 (en) 2010-07-08
US20100165692A1 (en) 2010-07-01
EP2377127B1 (en) 2014-06-11
JP6050587B2 (ja) 2016-12-21
KR20150046363A (ko) 2015-04-29
KR101633241B1 (ko) 2016-06-23
TWI435326B (zh) 2014-04-21
US20110194369A1 (en) 2011-08-11
US20120250388A1 (en) 2012-10-04
US8797818B2 (en) 2014-08-05
JP2012514286A (ja) 2012-06-21
TW201034013A (en) 2010-09-16
US7929368B2 (en) 2011-04-19
US8199599B2 (en) 2012-06-12
CN102272849A (zh) 2011-12-07

Similar Documents

Publication Publication Date Title
US11915774B2 (en) Memory devices and methods for managing error regions
KR101633241B1 (ko) 가변 메모리 리프레시 장치들 및 방법들
KR101609311B1 (ko) 메모리 장치 파워 관리기 및 방법
US9293170B2 (en) Configurable bandwidth memory devices and methods

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180518

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190607

Year of fee payment: 5