KR101609311B1 - 메모리 장치 파워 관리기 및 방법 - Google Patents

메모리 장치 파워 관리기 및 방법 Download PDF

Info

Publication number
KR101609311B1
KR101609311B1 KR1020117019440A KR20117019440A KR101609311B1 KR 101609311 B1 KR101609311 B1 KR 101609311B1 KR 1020117019440 A KR1020117019440 A KR 1020117019440A KR 20117019440 A KR20117019440 A KR 20117019440A KR 101609311 B1 KR101609311 B1 KR 101609311B1
Authority
KR
South Korea
Prior art keywords
memory
power state
die
memory device
logic
Prior art date
Application number
KR1020117019440A
Other languages
English (en)
Other versions
KR20110115587A (ko
Inventor
조 엠. 제델로
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20110115587A publication Critical patent/KR20110115587A/ko
Application granted granted Critical
Publication of KR101609311B1 publication Critical patent/KR101609311B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Dram (AREA)
  • Power Sources (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 다이 적층 및 부착된 로직 다이를 포함하는 메모리 장치들 및 방법들이 기술된다. 기술된 방법 및 장치들은 메모리 다이 적층의 부분들의 파워 관리에 대해 제공한다. 추가의 장치들, 시스템들, 및 방법들이 개시된다.

Description

메모리 장치 파워 관리기 및 방법{MEMORY DEVICE POWER MANAGERS AND METHODS}
관련출원
이 특허출원은 참조로서 여기에 포함시키는 2009년 1월 23일에 출원된 미국특허출원번호 12/359,039로부터의 우선권 혜택을 주장한다.
여기에 기술된 여러 실시예들은 반도체 메모리들에 연관된 장치, 시스템들, 및 방법들에 관련된 것이다.
마이크로프로세서 기술은 반도체 메모리 기술보다 더 빠른 속도로 발전하였다. 결국, 최신의 호스트 프로세서와 명령들 및 데이터를 수신하기 위해 프로세서가 상대하는 반도체 메모리 서브-시스템 간의 성능에서의 불일치가 흔히 존재한다. 예를 들어, 일부 하이-엔드 서버들은 메모리 요청들에 대한 응답을 기다리는데 있어 4개의 클럭 사이클 중 3개의 클럭 사이클 동안 아이들 상태에 있는 것으로 추정된다.
또한, 소프트웨어 애플리케이션 및 운영 시스템 기술의 발달은 프로세서 코어들 및 스레드(thread)의 수가 계속하여 증가함에 따라 더 높은 밀도의 메모리 서브-시스템에 대한 요구를 증가시켰다. 그러나, 현 기술의 메모리 서브-시스템들은 흔히 성능과 밀도 간에 절충을 제기한다. 더 큰 대역폭들은 JEDEC(Joint Electron Device Engineering Council) 전기 명세의 범위를 넘지 않고 시스템 내 연결될 수 있는 메모리 카드들 또는 모듈들의 수를 제한할 수 있다.
듀얼 데이터 레이트(DDR) 동기식 동적 랜덤 액세스 메모리(SDRAM)와 같은 JEDEC 인터페이스 표준들에 대한 확장들이 제안되었으나 일반적으로 앞으로 예상되는 메모리 대역폭들 및 밀도들에 관해선 제안된 것이 없다. 약점들은 메모리 파워 최적화의 결여 및 호스트 프로세서와 메모리 서브-시스템 간의 인터페이스의 고유성을 포함한다. 후자의 약점 때문에 프로세서 및/또는 메모리 기술들이 변하였을 때 인터페이스를 다시 설계해야 할 필요성이 야기될 수 있다.
도 1은 발명의 실시에에 따른 메모리 시스템의 블록도이다.
도 2는 발명의 실시예에 따라 로직 다이가 함께 적층된 적층-다이 3D 메모리 어레이를 절단하여 도시한 개념도이다.
도 3은 발명의 실시예에 따라 메모리 볼트 제어기 및 연관된 모듈들의 블록도이다.
도 4a는 발명의 실시예에 따라 메모리 장치를 동작시키는 방법을 도시한 것이다.
도 4b는 발명의 실시예에 따른 메모리 장치를 동작시키는 또 다른 방법을 도시한 것이다.
도 5는 발명의 실시예에 따른 정보 처리 시스템의 블록도이다.
발명의 다음 상세한 설명에서, 이의 일부를 이루며 발명이 실시될 수 있는 특정의 예시적 실시예들에 의해 도시된 동반된 도면들을 참조한다. 이들 실시예들은 당업자들이 발명을 실시할 수 있게 충분히 상세히 기술된다. 다른 실시예들이 이용될 수도 있고 구조적, 논리적, 및 전기적 변경들이 행해질 수 있다.
도 1은 본 발명의 여러 실시예들에 따른 메모리 장치(100)의 블록도를 포함한다. 메모리 장치(100)는 하나 이상의 발원측 장치들 및/또는 목적지 장치들(예를 들면, 하나 이상의 프로세서들)과 한 세트의 적층된-어레이 메모리 "볼트들(Vault)"(110) 간에 복수의 외향 및/또는 내향 스트림들의 명령들, 어드레스들, 및/또는 데이터를 실질적으로 동시에 전송하게 동작한다. 메모리 시스템 밀도, 대역폭, 병행성, 및 확장성이 증가하게 될 수 있다.
복수-다이 메모리 어레이 실시예들은 일반적으로 종래 설계의 각각의 개별적 메모리 어레이 다이 상에 배치되는 제어 로직을 하나로 집성한다. 본원에서 메모리 볼트들라고 하는 적층된 일 그룹의 다이들의 일부가 도 1에 볼트(110)의 예에서와 같이 도 2에 볼트(230)의 예로서 도시되었다. 예시된 예에 도시된 메모리 볼트들은 공통의 제어 로직을 공유한다. 메모리 볼트 아키텍처는 더 작은 입도(granularity)의 기동된 메모리 뱅크들을 제공하면서도 에너지 효율을 증가시키기 위해 메모리 제어 로직을 전략적으로 분할한다. 도시된 실시예들은 호스트 프로세서 대 메모리 시스템 간의 표준화된 인터페이스를 할 수 있게 한다. 표준화된 인터페이스는 메모리 기술이 발전함에 따라 재설계 사이클 시간을 감소시킬 수 있다.
도 2는 여러 실시예에 따라 메모리 장치(100)를 형성하기 위해 로직 다이(logic die)(202)와 함께 적층된 적층-다이(stacked-die) 3D 메모리 어레이(200)를 절단하여 도시한 개념도이다. 메모리 장치(100)는 적층-다이 3D 메모리 어레이(200)가 되도록 메모리 어레이들(203)의 적층을 하나 이상을 포함한다. 복수의 메모리 어레이들(예를 들면, 메모리 어레이(203))은 복수의 다이들 각각(예를 들면, 다이(204))에 제조된다. 이어서 메모리 어레이 다이들을 적층하여 적층-다이 3D 메모리 어레이(200)를 형성한다.
적층의 각각의 다이는 복수의 "타일들"(예를 들면, 적층된 다이(204)에 연관된 타일들(205A, 205B, 205C))로 분할된다. 각각의 타일(예를 들면, 타일(205C))은 하나 이상의 메모리 어레이들(203)을 포함할 수 있다. 메모리 어레이들(203)은 어떤 특정 메모리 기술로 제한되지 않으며, 동적 랜덤-액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리, 등을 포함할 수 있다.
적층된 한 세트의 메모리 어레이 타일들(208)은 적층된 다이들 각각으로부터 단일의 타일을 포함할 수 있다(예를 들면, 타일들(212B, 212C, 212D), 기초 타일은 도 1에서 가려져 있다). 파워, 어드레스, 및/또는 데이터 및 유사한 공통의 신호들은 이를테면 "웨이퍼-관통 상호연결들"(TWI)과 같은 도전성 경로들(예를 들면, 도전성 경로(224)) 상의 "Z" 차원(220)으로, 적층된 한 세트의 타일들(208)을 가로질러 갈 수 있다. TWI는 반드시 완전히 특정 웨이퍼 또는 다이를 관통하여 지나갈 필요는 없는 것에 유의한다.
일 구성에서 적층-다이 3D 메모리 어레이(200)는 한 세트의 메모리 "볼트들"(예를 들면, 메모리 볼트(230))로 분할된다. 각각의 메모리 볼트는 한 세트의 타일들(208)을 전기적으로 상호연결하는 한 세트의 TWI들과 함께, 복수의 적층된 다이들 각각으로부터 한 타일로, 적층된 한 세트의 타일들(예를 들면, 한 세트의 타일들(208))을 포함한다. 볼트의 각각의 타일은 하나 이상의 메모리 어레이들(예를 들면, 메모리 어레이(240))을 포함한다. 개개의 볼트들(230)로의 분할들이 기술될지라도, 3D 메모리 어레이(200)는 다수의 다른 방법들로 분할될 수 있다. 다른 예의 분할들은 다이들, 타일들, 등에 의한 분할을 포함한다.
도 2로부터 메모리 볼트들(230)와 유사하게, 한 세트의 메모리 볼트들(102)이 메모리 장치(100)의 정황에서 도 1에 도시되었다. 또한, 메모리 장치(100)는 복수의 메모리 볼트 제어기들(MVC)(예를 들면, MVC(106))(104)를 포함한다. 각각의 MVC는 대응하는 메모리 볼트(예를 들면, 세트(102)의 메모리 볼트(110))에 1 대 1 관계로 통신이 되게 결합된다. 이에 따라 각각의 MVC는 다른 MVC들과 이들의 각각의 메모리 볼트들 간의 통신과는 독립적으로, 대응하는 메모리 볼트와 통신할 수 있다.
또한, 메모리 장치(100)는 복수의 구성가능한 직렬화된 통신 링크 인터페이스들(SCLI)(112)을 포함한다. SCLI들(112)은 일 그룹의 외향 SCLI들(113) 및 일 그룹의 내향 SCLI들(115)로 분할되고, "외향" 및 "내향" 방향들은 프로세서(들)(114)의 입장에서 정의된다. 복수의 SCLI들(112) 각각은 다른 SCLI들과 동시에 동작할 수 있다. 동시에 SCLI들(112)은 복수의 MVC들(104)을 통신이 되게 하나 이상의 호스트 프로세서(들)(114)에 결합한다. 메모리 장치(100)는 호스트 프로세서(들)(114)에 대한 복수-링크, 고-스루풋 인터페이스를 제공한다.
또한, 메모리 장치(100)는 스위치(116)를 포함할 수 있다. 일부 실시예들에서, 스위치(116)는 교차 연결 스위치라고도 할 수도 있을 매트릭스 스위치를 포함할 수 있다. 스위치(116)는 통신이 되게 복수의 SCLI들(112)에 그리고 복수의 MVC들(104)에 결합된다. 스위치(116)는 각각의 SCLI을 선택된 MVC에 교차 연결할 수 있다. 이에 따라 호스트 프로세서(들)(114)은 실질적으로 동시에 복수의 SCLI들(112)을 통해 복수의 메모리 볼트들(102)에 액세스 할 수 있다. 이 아키텍처는 복수-코어 기술들을 포함한 최신의 프로세서 기술들을 위한 고 프로세서-대-메모리 대역폭을 제공할 수 있다.
또한, 메모리 장치(100)는 스위치(116)에 결합된 메모리 패브릭(fabric) 제어 레지스터(117)을 포함할 수 있다. 메모리 패브릭 제어 레지스터(117)는 구성 소스로부터 메모리 패브릭 구성 파라미터들을 받아들여 선택된 모드에 따라 동작하게 메모리 장치(100)의 하나 이상의 성분들을 구성한다. 예를 들어, 스위치(116)와, 복수의 메모리 볼트들(102) 및 복수의 MVC들(104) 각각은 일반적으로 개별적 메모리 요청들에 응하여 서로간에 독립적으로 동작하게 구성될 수 있다. 이러한 구성은 SCLI들(112)과 메모리 볼트들(102) 간의 병행성의 결과로서 메모리 시스템 대역폭을 향상시킬 수 있다.
대안적으로, 메모리 장치(100)는 복수의 메모리 볼트들(102) 중 둘 이상의 일부와 MVC들 중 대응하는 일부가 단일 요청에 응하여 동기하여 동작하게 메모리 패브릭 제어 레지스터(117)를 통해 재구성될 수도 있다. 후자의 구성은 단일 볼트에 연관된 데이터 워드의 폭보다 넓은 데이터 워드에 액세스하기 위해 사용될 수 있다. 이러한 워드를 여기에서는 광폭 데이터 워드라 칭한다. 이 기술은 레이턴시를 감소시킬 수 있다. 그외 구성들은 선택된 비트 패턴을 메모리 패브릭 제어 레지스터(117)에 로딩함으로써 가능해질 수 있다.
일예에서 외향 SCLI들(113)은 복수의 외향 차분쌍 직렬 경로들(DPSP)(128)을 포함할 수 있다. DPSP들(128)은 통신이 되게 호스트 프로세서(들)(114)에 결합될 수 있고 외향 패킷을 일괄하여 수송할 수 있다. 외향 SCLI(113)은 복수의 외향 DPSP들(128)에 결합된 비직렬화기(130)를 포함할 수 있다. 외향 SCLI은 비직렬화기(130)에 통신이 되게 결합된 디멀티플렉서(138)를 포함할 수 있다. 일실시예에서, DSPS들, 비직렬화기들, 및 디멀티플렉서들의 구성은 데이터 패킷들 또는 서브-패킷들을 효율적으로 전송할 수 있게 한다. 외향 SLCI들과 유사하게, 일실시예에서, 내향 SCLI들, 그리고 DSPS들, 직렬화기들, 및 멀티플렉서들의 유사한 구성은 데이터 패킷들 또는 서브-패킷들을 효율적으로 전송할 수 있게 한다.
도 3은 여러 실시예에 따른 MVC(예를 들면, MVC(106)) 및 연관된 모듈들의 블록도이다. MVC(106)는 프로그램가능 볼트 제어 로직(PVCL) 성분(310)을 포함할 수 있다. PVCL(310)은 MVC(106)를 대응하는 메모리 볼트(예를 들면, 메모리 볼트(110))에 인터페이스시킨다. PVCL (310)은 대응하는 메모리 볼트(110)에 연관된 하나 이상의 제어 신호들 및/또는 타이밍 신호들을 발생한다.
PVCL(310)는 선택된 구성 또는 선택된 기술의 메모리 볼트(110)에 맞게 MVC(106)를 수정하게 구성될 수 있다. 이에 따라, 예를 들어, 메모리 장치(100)는 초기에는 현재 가용한 DDR2 DRAM들을 사용하여 구성될 수 있다. 나중에 메모리 장치(100)는 DDR3 뱅크 제어 및 타이밍 로직을 포함하게 PVCL(310)을 재구성함으로써 DDR3-기반 메모리 볼트 기술을 수용하도록 수정될 수 있다.
또한, MVC(106)는 통신이 되게 PVCL(310)에 결합되는 메모리 시퀀서(314)를 포함한다. 메모리 시퀀서(314)는 연관된 메모리 볼트(110)를 구현하기 위해 사용되는 기술에 기초하여 메모리 기술에 따른 한 세트의 동작들을 수행한다. 메모리 시퀀서(314)는 예를 들면, 명령 디코딩 동작들, 메모리 어드레스 멀티플렉싱 동작들, 메모리 어드레스 디멀티플렉싱 동작들, 메모리 리프레시 동작들, 메모리 볼트 훈련 동작들, 및/또는 대응하는 메모리 볼트(110)에 연관된 메모리 볼트 프리페치 동작들을 수행할 수 있다. 일부 실시예들에서, 메모리 시퀀서(314)는 DRAM 시퀀서를 포함할 수 있다. 일부 실시예들에서, 메모리 리프레시 동작들은 별도의 리프레시 제어기(도시되지 않음)에서 발원할 수도 있다.
메모리 시퀀서(314)는 선택된 구성 또는 기술의 메모리 볼트(110)에 맞게 메모리 장치(100)를 수성하게 구성될 수 있다. 예를 들어, 메모리 시퀀서(314)는 메모리 장치(100)에 연관된 다른 메모리 시퀀서들과 동기하여 동작하게 구성될 수 있다. 이러한 구성은 단일 캐시 라인 요청에 응하여 복수의 메모리 볼트들로부터 넓은 데이터 워드를 호스트 프로세서(들)(114)에 연관된 캐시 라인(도시되지 않음)에 전달하기 위해 사용될 수 있다.
또한, MVC(106)는 기입 버퍼(316)를 포함할 수 있다. 기입 버퍼(316)는 호스트 프로세서(들)(114)로부터 MVC(106)에 도착하는 데이터를 버퍼하기 위해 PVCL(310)에 결합될 수 있다. MVC(106)는 판독 버퍼(317)를 더 포함할 수 있다. 판독 버퍼(317)는 대응하는 메모리 볼트(110)로부터 MVC(106)에 도착하는 데이터를 버퍼하기 위해 PVCL(310)에 결합될 수 있다.
또한, MVC(106)는 비순서 요청 큐(out-of-order request queue)(318)를 포함할 수 있다. 비순서 요청 큐(318)는 메모리 볼트(110)에 포함된 복수의 메모리 뱅크들에 순서화된 한 시퀀스의 판독 및/또는 기입 동작들을 설정한다. 순서화된 시퀀스는 뱅크 충돌을 줄이고 판독 대 기입 턴어라운드 시간을 감소시키기 위해서 임의의 단일의 메모리 뱅크에의 순차적인 동작들을 피하기 위해서 선택된다.
또한, MVC(106)는 메모리 맵 로직(MML) 성분(324)을 포함할 수 있다. MML(324)은 TWI 수선 로직(328)을 사용한 TWI 수선 동작들, 혹은 이외 수선 동작들과 같은 다수의 동작들을 관리한다. 일예에서, MML(324)은 3D 메모리 어레이(200)의 복수의 부분들에 대한 복수의 오류 레이트들을 추적한다. 다수의 서로 다른 부분들은 MML(324)을 사용하여 추적될 수 있다. 일예에서, 오류 데이터는 각각의 다이(204)에 대해 추적된다. 다른 예들은 각각의 타일(205), 각각의 어레이(203), 등에 대한 오류 데이터를 추적하는 것을 포함한다.
도 3은 메모리 맵(315)을 포함하는 실시예를 도시한 것이다. 메모리 맵(315)은 MML(324)와 상호 동작하여, 3D 메모리 어레이(200) 내에 여러 메모리 부분들을 추적관리하며, 추적된 부분에 특정한 오류 데이터와 같은 특징들을 저장한다. 예들은 개개의 다이들(204), 볼트들(230), 타일들(205), 혹은 3D 메모리 어레이(200)의 다수의 메모리 셀들의 그외 그룹들에 대한 하나 이상의 특징들을 추적하는 것을 포함한다. 오류 데이터가 메모리 장치(100)에 의해 추적되고 이에 의해 사용되는 특징으로서 논의되었을지라도, 발명은 이것으로 제한되는 것은 아니다. 각각의 메모리 부분에 특정한 다른 특징들은 여러 실시예들에서 추적된다. 다른 특징들은 온도, 활동 레벨, 파워 다운 상태, 및 리프레시 레이트를 포함하나, 그러나 이들로 제한되는 것은 아니다. 메모리 맵(315)에 저장된 다양한 특징 데이터는 개별적으로 3D 메모리 어레이(200)의 서로 다른 메모리 부분들을 관리하기 위해 선택된 실시예들에서 사용될 수 있다.
일실시예에서, 3D 메모리 어레이(200)의 복수의 메모리 부분들의 활동의 개개의 레벨들을 모니터하기 위해 활동 추적기(326)가 포함된다. 일예에서 볼트들, 다이들, 타일들, 등과 같은 3D 메모리 어레이(200)의 개개의 메모리 부분들의 개개의 파워 상태를 변경하기 위해 활동 추적기(326)로부터의 데이터가 사용된다. 사용되지 않는, 혹은 자주 이용되지 않는 부분들의 파워 상태를 감소시킴으로써, 메모리 장치(100)의 파워 효율이 증가된다.
도 3에 예시된 예에서, 다수의 활동 추적기들(326)은 MVC(106) 각각마다 하나씩 포함된다. 이 구성에서, 각각의 개별적인 활동 추적기(326)는 연관된 볼트(230)를 추적하기 위해 사용된다. 일부 예들에서 각각의 활동 추적기(326)는 개개의 타일들(212), 등과 같은 각각의 연관된 볼트(230)의 부분들을 추적하기 위해 사용된다. 도 1 내지 도 3이 복수의 활동 추적기들(326)을 가진 실시예를 도시할지라도, 다른 실시예들은 로직 칩(202) 상에 위치된 단일 활동 추적기와 같은 서로 다른 수의 활동 추적기들을 포함한다. 각각의 MVC(106)에 하나의 활동 추적기(326)를 갖추게 함으로써 볼트 수준의 입도로 모니터링 및 파워 조절(regulation)이 용이해질 수 있다.
도 4a는 추적기(326)와 같은 활동 추적기를 사용한 동작 방법의 예를 도시한 것이다. 동작(410)에서, 개개의 메모리 부분들은 도 1 내지 도 3에 도시된 MVC(106)과 같은 국부적으로 부착된 로직 제어기를 사용하여 메모리 어레이 적층 내에서 제어된다. 위에 논의된 바와 같이, 메모리 부분들의 예들은 볼트들, 다이들, 타이들, 등을 포함한다.
동작(420)은 다수의 서로 다른 메모리 부분들 각각의 활동 레벨을 모니터하는 것을 행한다. 일예에서, 전체 3D 메모리 어레이(200)가 제어되고 모니터되는데, 그러나 발명은 이것으로 제한되는 것은 아니다. 다른 예들에서, 3D 메모리 어레이(200)의 한 부분만이 모니터되고 모니터된 부분만에서 파워를 조절(regulate)하게 동작된다.
동작(430)에서, 하나 이상의 부분들의 파워 상태는 각 부분의 활동 레벨에 대응하여 변경된다. 일예에서, 활동 레벨은 시간의 길이에 대해 추적되고 시간의 임계 길이와 비교된다. 임계값이 초과된다면, 그 부분의 파워 상태는 변경된다. 활동 레벨의 일예는 완전한 비활동을 모니터하는 것을 포함한다. 한 부분이 임계값을 초과하는 시간 길이 동안 비활동이면, 이 부분의 파워 상태가 변경된다. 활동 추적기(326) 또는 로직 칩(202) 내에 다른 국부적 로직을 사용하여 파워 레벨들을 모니터하고 관리함으로써 메모리 장치(100)는 프로세서(114)와는 무관하게 파워 효율을 제공할 수 있게 된다.
다수의 파워 상태 레벨들이 논의된 구성들을 사용하여 가능하다. 가장 단순한 파워 레벨들은 완전히 온 또는 완전히 오프되는 메모리 볼트(230)와 같은 메모리 부분에의 파워를 포함한다. 일실시예에서, 다수의 중간 파워 레벨들도 포함된다. 일예에서, 메모리 볼트(230)와 같은 부분에 파워가 공급되나, 어떠한 리프레시 신호들도 이 부분에 보내짐이 없이 공급된다. 일예에서, 리프레시 레이트는 메모리 부분의 활동 레벨에 따라 증가 또는 감소된다. 일예에서, 메모리 부분과 프로세서 간에 데이터 링크들과 같은 그외 지원회로는 메모리 부분의 활동 레벨에 기초하여 파워가 중단되거나 공급된다. 데이터 링크의 예들은 도 1에 도시되고 위에 논의된 SCLI들(112)을 포함한다. 위에 열거된 개개의 성분의 예들 외에도, 선택된 실시예들에서 성분들의 조합들에 파워가 공급되거나 공급되지 않을 수 있다.
메모리 부분들의 활동 모니터링 및 연관된 파워 레벨 조절이 국부적으로 부착된 활동 추적기(326)를 사용하여 위에 기술되었다. 다른 실시예들에서, 국부적 활동 추적기(326)는 이용되지 않으며 파워 레벨 조절은 프로세서 또는 프로세서들(114)로부터 제어된다. 도 4b는 동작(440)에서 볼트(230)와 같은 메모리 어레이 적층의 한 메모리 볼트의 파워 상태를 변경하기 위해서 패킷 명령이 프로세서(114)와 같은 호스트 프로세서로부터 수신되는 방법을 도시한 것이다. 동작(450)에서, 패킷 명령은 메모리 어레이 적층에 국부적으로 부착된 로직 제어기를 사용하여 구현된다.
국부적으로 부착된 로직 제어기의 일예는 MVC(106)을 포함한다. 도 3에서, 예를 들면, 파워 상태 선택들의 위에 예들 중 어느 것이든 MVC(106)에 보내진 패킷 명령에 의해 제어될 수 있다. 한 구체적 예는 볼트(230) 내에 변하는 활동의 결과로서 MVC(106)에 패킷 명령의 수신시 볼트(230)의 리프레시 레이트를 변경하는 것을 포함한다. 패킷 명령의 또 다른 예는 선택된 MVC(106)에 파워를 공급하거나 공급하지 않는 것을 포함한다. 패킷 명령의 또 다른 예는 선택된 SLCI에 파워를 공급하거나 공급하지 않는 것을 포함한다.
선택된 시스템이 실시예들은 복수-코어 프로세서와 같은 복수 프로세서들에 결합된, 장치(100)와 같은 메모리 장치를 포함한다. 일실시예에서, 메모리 장치(100)의 한 부분은 대응하는 프로세서 또는 프로세서 코어에 직접 연관된다. 일예에서, 프로세서 또는 프로세서 코어에 파워가 공급되지 않거나, 감소된 파워 상태로 설정된다면, 메모리 장치(100)의 대응하는 부분도 파워가 공급되지 않는다. 예를 들어, 볼트(230)은 연관된 프로세서 또는 프로세서 코어에 파워가 공급되지 않을 때 파워가 공급되지 않는다. 마찬가지로, 프로세서 또는 프로세서 코어가 더 높은 레벨로 파워가 공급될 때, 연관된 볼트 또는 다른 메모리 부분에 더 높은 상태로 파워가 공급된다.
일예에서, 도 3으로부터 활동 추적기(326)와 같은 활동 추적기는 연관된 프로세서 또는 프로세서 코어를 모니터하며, 로직 다이(202) 상에 국부적인 로직은 메모리 부분에 파워를 공급하거나 차단한다. 또 다른 예에서 프로세서 또는 프로세서 코어가 프로세서 파워 상태를 변경할 때 이로부터 패킷 명령이 보내진다. 로직 다이(202) 상에 국부적 로직은 응답하여 이에 따라 메모리 장치의 부분의 파워 상태를 변경한다.
여러 실시예들의 장치 및 시스템들은 고-밀도, 복수-링크, 고-스루풋 반도체 메모리 서브-시스템 이외의 응용들에서 유용할 수도 있다. 이에 따라, 발명의 여러 실시예들은 이것으로 제한되는 것이 아니다. 메모리 장치(100)의 예시들은 여러 실시예들의 구조의 전반적인 이해를 제공하기 위한 것이다. 이들은 여기에서 기술된 구조들을 이용할 수 있는 장치 및 시스템들의 모든 요소들 및 특징들의 완전한 설명으로서 사용되게 한 것은 아니다.
위에 논의된 바와 같이, 3D 메모리 장치들 및 프로세서들을 포함하는 시스템들이 본 개시에서 기술된다. 이러한 시스템들의 예들은 텔레비전들, 셀룰라 전화들, PDA(personal data assistants), 개인용 컴퓨터들(예를 들면, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 휴대 컴퓨터들, 타블렛 컴퓨터들, 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들면, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료장치들(예를 들면, 심장 모니터, 혈압 모니터, 등), 셋탑박스들, 및 기타들을 포함하나, 이들로 제한되는 것은 아니다.
본 발명에 대한 한 가능한 고 레벨 장치 적용을 보여주는 개인용 컴퓨터의 고 레벨 예가 도 5에 포함되어 있다. 도 5는 발명의 실시예에 따라 적어도 한 메모리 장치(506)를 탑재한 정보 취급 시스템(500)의 블록도이다.
이 예에서, 정보 취급 시스템(500)은 시스템의 여러 성분들을 결합하기 위해 시스템 버스(502)를 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(502)는 정보 취급 시스템(500)의 여러 성분들 간에 통신 링크들을 제공하며, 단일 버스로서, 버스들의 조합으로서, 혹은 이외 어떤 다른 적합한 방식으로 구현될 수 있다.
칩 어셈블리(504)는 시스템 버스(502)에 결합된다. 칩 어셈블리(504)는 임의의 회로 혹은 회로들의 동작면에서 호환될 수 있는 조합을 포함할 수 있다. 일실시예에서, 칩 어셈블리(504)는 임의의 유형일 수 있는 프로세서(508) 또는 복수의 프로세서들을 포함한다. 여기에서 사용되는 바와 같이, "프로세서"는 마이크로프로세서, 마이크로제어기, 그래픽스 프로세서, 디지털 신호 프로세서(DSP), 혹은 이외 어떤 다른 유형의 프로세서 또는 처리회로 -이들로 제한되는 것은 아니다- 와 같은 임의의 유형의 계산 회로를 의미한다. 여기에서 사용되는 바와 같이, "프로세서"는 복수의 프로세서들 혹은 복수의 프로세서 코어들을 포함한다.
일실시예에서, 메모리 장치(506)는 칩 어셈블리(504) 내에 포함된다. DRAM과 같은 메모리 장치는 이러한 메모리 장치(506)의 일예이다. DRAM 장치의 일예는 위에 실시예들에서 기술된 바와 같은 통합된 로직 칩을 구비한 적층된 메모리 칩 3D 메모리 장치를 포함한다. 또한, 메모리(506)는 플래시 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
또한, 정보 취급 시스템(500)은 외부 메모리(511)를 포함할 수 있고, 외부 메모리는 이를테면 하나 이상의 하드 드라이브들(512), 및/또는 플래시 메모리 드라이브들, 콤팩트 디스크들(CD), 디지털 비디오 디스크들(DVD), 등과 같은 착탈가능 매체(513)를 다루는 하나 이상의 드라이브들과 같은 특정 응용에 적합한 하나 이상의 메모리 요소들을 포함할 수 있다.
정보 취급 시스템(500)은 모니터와 같은 디스플레이 장치(509), 스피커들 등과 같은 추가의 주변 성분들(510), 및 마우스, 트랙볼, 게임 제어기, 음성-인식 장치, 또는 사용자가 정보 취급 시스템(500)에 정보를 입력하고 이로부터 정보를 수신할 수 있게 하는 그외 어떤 다른 장치를 포함할 수 있는 키보드 및/또는 제어기(514)를 포함할 수 있다.
발명의 다수의 실시예들이 기술되었으나, 위에서 열거한 것들은 전부 다를 열거하려고 한 것이 아니다. 특정한 실시예들이 여기에 예시되고 기술되었을지라도 동일 결과들을 달성하기 위해 계산되는 임의의 배열은 도시된 특정 실시예들을 대신할 수 있음을 당업자들은 알 것이다. 본원은 본 발명의 적응들 또는 변형들을 포함한다. 위에 설명은 제약하려는 것이 아니라 예시하려는 것임을 알아야 한다. 위에 실시예들, 및 다른 실시예들의 조합들은 위에 설명을 검토하였을 때 당업자들에게 명백해질 것이다.

Claims (24)

  1. 메모리 장치에 있어서,
    메모리 어레이 적층(stack);
    상기 메모리 어레이 적층에 적층된 다이(die) 상의 로직 제어기; 및
    상기 메모리 어레이 적층의 복수의 부분들 중 적어도 한 부분의 서로 다른 활동 레벨들을 모니터하기 위한 상기 로직 제어기 내에 위치된 활동 추적기를 포함하고,
    상기 로직 제어기는 상기 적어도 한 부분의 상기 활동 레벨에 대응하게 상기 적어도 한 부분의 파워 상태를 조절하도록 구성되고, 상기 로직 제어기는 하나 이상의 직렬화된 통신 링크 인터페이스들의 파워 상태를 변경하도록 구성된, 메모리 장치.
  2. 청구항 1에 있어서, 상기 메모리 어레이 적층은 메모리 다이(die) 적층의 부분인, 메모리 장치.
  3. 청구항 1에 있어서, 상기 로직 제어기는 복수의 볼트(vault) 제어기들을 포함하고, 각각의 볼트 제어기는 활동 추적기를 포함하는, 메모리 장치.
  4. 삭제
  5. 청구항 1에 있어서, 상기 로직 제어기는 파워 상태를 복수의 가능한 리프레시 레이트들 중 하나로 변경하도록 구성된, 메모리 장치.
  6. 메모리 장치에 있어서,
    메모리 다이 적층;
    상기 메모리 다이 적층에 적층된 로직 다이;
    상기 메모리 다이 적층의 적어도 한 부분의 활동 레벨들을 모니터하기 위한 상기 로직 다이 내에 위치된 활동 추적기를 포함하고,
    상기 로직 다이는 상기 적어도 한 부분의 할동 레벨에 대응하게 상기 적어도 한 부분의 파워 상태를 조절하도록 구성되고, 상기 로직 다이는 파워 상태를 복수의 가능한 리프레시 레이트들 중 하나로 변경하도록 구성된, 메모리 장치.
  7. 청구항 6에 있어서, 상기 부분들은 복수의 수직 메모리 볼트들을 포함하는, 메모리 장치.
  8. 청구항 7에 있어서, 각각의 수직 메모리 볼트는 상기 로직 다이 내에 위치된 각각의 볼트 제어기에 연관되고, 각각의 볼트 제어기는 활동 추적기를 포함하는, 메모리 장치.
  9. 청구항 8에 있어서, 상기 로직 다이는 개개의 볼트 제어기의 파워 상태를 변경하도록 구성된, 메모리 장치.
  10. 청구항 8에 있어서, 상기 로직 다이는 상기 볼트 제어기들에 결합된 하나 이상의 직렬화된 통신 링크 인터페이스들의 파워 상태를 변경하도록 구성된, 메모리 장치.
  11. 삭제
  12. 메모리 장치에 있어서,
    메모리 다이 적층;
    복수의 발원(originating) 장치들; 및
    상기 메모리 다이 적층과 상기 복수의 발원 장치들 간을 인터페이스하기 위한 상기 메모리 다이 적층에 적층된 로직 다이를 포함하고, 상기 로직 다이는 상기 복수의 발원 장치들 중 한 장치의 파워 상태에 대응하게 상기 메모리 다이 적층의 한 부분의 파워 상태를 변경하도록 구성되고, 상기 메모리 다이 적층은 복수의 수직 메모리 볼트들을 포함하고, 상기 로직 다이는 하나 이상의 수직 메모리 볼트들의 파워 상태를 변경하도록 구성된, 메모리 장치.
  13. 청구항 12에 있어서, 상기 복수의 발원 장치들은 복수의 프로세서들을 포함하는, 메모리 장치.
  14. 청구항 13에 있어서, 상기 복수의 프로세서들은 멀티-코어 처리 장치의 복수의 프로세서 코어들을 포함하는, 메모리 장치.
  15. 삭제
  16. 청구항 12에 있어서, 각각의 수직 메모리 볼트는 상기 로직 다이 내의 대응하는 볼트 제어기에 연관되고, 각각의 볼트 제어기는 연관된 발원 장치의 파워 상태를 모니터하기 위한 활동 추적기를 포함하는, 메모리 장치.
  17. 청구항 12에 있어서, 상기 로직 다이는 파워 상태를 변경하기 위해 상기 발원 장치들 중 하나 이상으로부터 패킷 명령을 수신하도록 구성되는, 메모리 장치.
  18. 메모리 장치의 동작 방법에 있어서,
    국부적으로 부착된 로직 제어기를 사용하여 메모리 어레이 적층의 복수의 서로 다른 메모리 부분들을 개별적으로 제어하는 단계;
    상기 복수의 서로 다른 메모리 부분들 중 적어도 하나의 활동 레벨을 모니터링하는 단계;
    상기 하나 이상의 부분들의 상기 활동 레벨에 대응하도록 하나 이상의 부분들의 파워 상태를 조절하는 단계; 및
    상기 복수의 서로 다른 메모리 부분들 중 적어도 하나의 활동 레벨을 임계 시간 길이와 비교하는 단계
    를 포함하는, 방법.
  19. 삭제
  20. 청구항 18에 있어서, 메모리 어레이 적층의 복수의 서로 다른 메모리 부분들을 개별적으로 제어하는 단계는 복수의 서로 다른 수직 메모리 볼트들을 제어하는 단계를 포함하는, 방법.
  21. 청구항 18에 있어서, 하나 이상의 부분들의 파워 상태를 조절하는 단계는 하나 이상의 연관된 프로세서 코어들의 파워 상태에 대응하는 하나 이상의 부분들의 파워 상태를 조절하는 단계를 더 포함하는, 방법.
  22. 메모리 장치의 동작 방법에 있어서,
    메모리 어레이 적층의 한 메모리 볼트의 파워 상태를 조절하기 위해서 발원 및/또는 목적지 장치로부터 패킷 명령을 수신하는 단계;
    상기 메모리 어레이 적층에 국부적으로 부착된 로직 제어기를 사용하여 상기 패킷 명령을 이행하는 단계; 및
    상기 메모리 어레이 적층에 국부적으로 부착된 상기 로직 제어기의 한 부분의 파워 상태를 변경하기 위해 상기 발원 및/또는 목적지 장치로부터 패킷 명령을 수신하는 단계
    를 포함하는, 방법.
  23. 삭제
  24. 청구항 22에 있어서, 상기 로직 제어기 상에 국부적으로 위치된 하나 이상의 통신 링크들의 파워 상태를 변경하기 위해 상기 발원 및/또는 목적지 장치로부터 패킷 명령을 수신하는 단계를 더 포함하는, 방법.
KR1020117019440A 2009-01-23 2010-01-22 메모리 장치 파워 관리기 및 방법 KR101609311B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/359,039 2009-01-23
US12/359,039 US9105323B2 (en) 2009-01-23 2009-01-23 Memory device power managers and methods

Publications (2)

Publication Number Publication Date
KR20110115587A KR20110115587A (ko) 2011-10-21
KR101609311B1 true KR101609311B1 (ko) 2016-04-05

Family

ID=42355131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117019440A KR101609311B1 (ko) 2009-01-23 2010-01-22 메모리 장치 파워 관리기 및 방법

Country Status (7)

Country Link
US (2) US9105323B2 (ko)
EP (2) EP3223281B1 (ko)
JP (2) JP5762312B2 (ko)
KR (1) KR101609311B1 (ko)
CN (2) CN104699226B (ko)
TW (3) TWI628665B (ko)
WO (1) WO2010085657A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583157B2 (en) 2009-01-23 2017-02-28 Micron Technology, Inc. Memory device power managers and methods

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7978721B2 (en) * 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US7929368B2 (en) 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
US8127185B2 (en) 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US8018752B2 (en) * 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US9123552B2 (en) 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
US8547769B2 (en) * 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack
US9256279B2 (en) 2011-06-29 2016-02-09 Rambus Inc. Multi-element memory device with power control for individual elements
KR101915073B1 (ko) 2011-12-20 2018-11-06 인텔 코포레이션 2-레벨 메모리 계층구조에서 메모리측 캐쉬의 동적인 부분적 전원 차단
WO2013095456A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Power management in a discrete memory portion
WO2013095676A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Separate microchannel voltage domains in stacked memory architecture
US9317087B2 (en) 2012-04-26 2016-04-19 Ravindraraj Ramaraju Memory column drowsy control
US9026808B2 (en) * 2012-04-26 2015-05-05 Freescale Semiconductor, Inc. Memory with word level power gating
US20140082385A1 (en) * 2012-09-14 2014-03-20 Curtis G. Reule On demand power management for solid-state memory
US10042750B2 (en) 2013-03-15 2018-08-07 Micron Technology, Inc. Apparatuses and methods for adaptive control of memory using an adaptive memory controller with a memory management hypervisor
KR101766435B1 (ko) * 2013-06-14 2017-08-08 인텔 코포레이션 전력을 디바이스들에 제공하기 위한 방법 및 장치
US9147438B2 (en) 2013-10-23 2015-09-29 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuits (ICs) (3DICs) with vertical memory components, related systems and methods
US9959936B1 (en) * 2014-03-12 2018-05-01 Marvell International Ltd. Temperature-based memory access
US10289604B2 (en) * 2014-08-07 2019-05-14 Wisconsin Alumni Research Foundation Memory processing core architecture
US10303235B2 (en) 2015-03-04 2019-05-28 Qualcomm Incorporated Systems and methods for implementing power collapse in a memory
US10117196B2 (en) * 2015-08-26 2018-10-30 Qualcomm Incorporated Dynamically configurable apparatus for operating within the current capabilities of the power source
US11487445B2 (en) * 2016-11-22 2022-11-01 Intel Corporation Programmable integrated circuit with stacked memory die for storing configuration data
US10353455B2 (en) 2017-07-27 2019-07-16 International Business Machines Corporation Power management in multi-channel 3D stacked DRAM
WO2019042703A1 (en) * 2017-08-31 2019-03-07 Fotonation Limited DEVICE FOR PERIPHERAL TREATMENT
TWI659308B (zh) * 2017-12-08 2019-05-11 旺宏電子股份有限公司 記憶體裝置及其操作方法
US20200349217A1 (en) * 2019-05-03 2020-11-05 Micron Technology, Inc. Methods and apparatus for performing matrix transformations within a memory array
KR20220030348A (ko) 2020-08-27 2022-03-11 삼성전자주식회사 메모리 장치
US20230342310A1 (en) * 2020-09-18 2023-10-26 Rambus Inc. Methods and Circuits for Aggregating Processing Units and Dynamically Allocating Memory
US11741043B2 (en) 2021-01-29 2023-08-29 The Trustees Of Dartmouth College Multi-core processing and memory arrangement

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030229821A1 (en) * 2002-05-15 2003-12-11 Kenneth Ma Method and apparatus for adaptive power management of memory

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197140A (en) * 1989-11-17 1993-03-23 Texas Instruments Incorporated Sliced addressing multi-processor and method of operation
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5396635A (en) * 1990-06-01 1995-03-07 Vadem Corporation Power conservation apparatus having multiple power reduction levels dependent upon the activity of the computer system
US5524248A (en) * 1993-07-06 1996-06-04 Dell Usa, L.P. Random access memory power management system
US6079024A (en) * 1997-10-20 2000-06-20 Sun Microsystems, Inc. Bus interface unit having selectively enabled buffers
JPH11161778A (ja) * 1997-11-26 1999-06-18 Ricoh Co Ltd デジタル画像処理システム
DE69827589T2 (de) * 1997-12-17 2005-11-03 Elixent Ltd. Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen
US6125429A (en) * 1998-03-12 2000-09-26 Compaq Computer Corporation Cache memory exchange optimized memory organization for a computer system
US6442698B2 (en) * 1998-11-04 2002-08-27 Intel Corporation Method and apparatus for power management in a memory subsystem
JP2000222285A (ja) 1999-01-29 2000-08-11 Matsushita Electric Ind Co Ltd メモリー電力管理装置
US6141283A (en) * 1999-04-01 2000-10-31 Intel Corporation Method and apparatus for dynamically placing portions of a memory in a reduced power consumption state
JP2001035146A (ja) 1999-07-22 2001-02-09 Hitachi Ltd 半導体記憶装置
KR100603926B1 (ko) * 1999-10-25 2006-07-24 삼성전자주식회사 여러 전원 관리 상태를 갖는 컴퓨터 시스템을 위한 전원 공급 제어 회로 및 그의 제어 방법
US6691237B1 (en) * 2000-08-08 2004-02-10 Dell Products, L.P. Active memory pool management policies
US6618791B1 (en) * 2000-09-29 2003-09-09 Intel Corporation System and method for controlling power states of a memory device via detection of a chip select signal
US7089436B2 (en) * 2001-02-05 2006-08-08 Morpho Technologies Power saving method and arrangement for a configurable processor array
JP3962924B2 (ja) * 2003-03-20 2007-08-22 セイコーエプソン株式会社 半導体装置、半導体回路、電子機器及びクロック供給制御方法
US7428644B2 (en) * 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
JP2005018740A (ja) * 2003-06-23 2005-01-20 Samsung Electronics Co Ltd 電子装置
US20050125701A1 (en) * 2003-12-03 2005-06-09 International Business Machines Corporation Method and system for energy management via energy-aware process scheduling
US7085152B2 (en) 2003-12-29 2006-08-01 Intel Corporation Memory system segmented power supply and control
US7064994B1 (en) * 2004-01-30 2006-06-20 Sun Microsystems, Inc. Dynamic memory throttling for power and thermal limitations
JP4205613B2 (ja) 2004-03-01 2009-01-07 エルピーダメモリ株式会社 半導体装置
US7307338B1 (en) * 2004-07-26 2007-12-11 Spansion Llc Three dimensional polymer memory cell systems
DE102004047752B3 (de) 2004-09-30 2006-01-26 Infineon Technologies Ag Halbleiterbauteil mit Temperatursensor
US9384818B2 (en) * 2005-04-21 2016-07-05 Violin Memory Memory power management
US20060258354A1 (en) * 2005-05-13 2006-11-16 Ul Haq Tanveer Method for restricting mobility in wireless mobile systems
US7444526B2 (en) * 2005-06-16 2008-10-28 International Business Machines Corporation Performance conserving method for reducing power consumption in a server system
KR101377305B1 (ko) 2005-06-24 2014-03-25 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US8010764B2 (en) 2005-07-07 2011-08-30 International Business Machines Corporation Method and system for decreasing power consumption in memory arrays having usage-driven power management
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
EP2442309A3 (en) 2006-07-31 2013-01-23 Google Inc. Power management for memory circuit system
US7827190B2 (en) 2006-12-08 2010-11-02 Pandya Ashish A Complex symbol evaluation for programmable intelligent search memory
JP5616636B2 (ja) * 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
US7930576B2 (en) * 2007-04-10 2011-04-19 Standard Microsystems Corporation Sharing non-sharable devices between an embedded controller and a processor in a computer system
US20080270811A1 (en) * 2007-04-26 2008-10-30 Super Talent Electronics Inc. Fast Suspend-Resume of Computer Motherboard Using Phase-Change Memory
US8645740B2 (en) * 2007-06-08 2014-02-04 Apple Inc. Methods and systems to dynamically manage performance states in a data processing system
US9105323B2 (en) 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030229821A1 (en) * 2002-05-15 2003-12-11 Kenneth Ma Method and apparatus for adaptive power management of memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583157B2 (en) 2009-01-23 2017-02-28 Micron Technology, Inc. Memory device power managers and methods

Also Published As

Publication number Publication date
KR20110115587A (ko) 2011-10-21
CN102292715B (zh) 2015-04-22
US20150357010A1 (en) 2015-12-10
TWI628665B (zh) 2018-07-01
EP3223281A3 (en) 2017-12-13
EP3223281A2 (en) 2017-09-27
TW201108241A (en) 2011-03-01
JP2012515989A (ja) 2012-07-12
TWI590255B (zh) 2017-07-01
US9105323B2 (en) 2015-08-11
WO2010085657A3 (en) 2010-10-21
CN104699226B (zh) 2017-11-14
EP2389633A4 (en) 2012-10-31
TW201729185A (zh) 2017-08-16
JP5762312B2 (ja) 2015-08-12
WO2010085657A2 (en) 2010-07-29
JP6041928B2 (ja) 2016-12-14
US9583157B2 (en) 2017-02-28
CN102292715A (zh) 2011-12-21
CN104699226A (zh) 2015-06-10
JP2015158948A (ja) 2015-09-03
EP2389633A2 (en) 2011-11-30
TWI514409B (zh) 2015-12-21
TW201604887A (zh) 2016-02-01
EP3223281B1 (en) 2019-07-31
EP2389633B1 (en) 2017-04-05
US20100191999A1 (en) 2010-07-29

Similar Documents

Publication Publication Date Title
KR101609311B1 (ko) 메모리 장치 파워 관리기 및 방법
US7929368B2 (en) Variable memory refresh devices and methods
US9293170B2 (en) Configurable bandwidth memory devices and methods
EP2389674B1 (en) Memory devices and methods for managing error regions

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 4