KR20220030348A - 메모리 장치 - Google Patents

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KR20220030348A
KR20220030348A KR1020200108582A KR20200108582A KR20220030348A KR 20220030348 A KR20220030348 A KR 20220030348A KR 1020200108582 A KR1020200108582 A KR 1020200108582A KR 20200108582 A KR20200108582 A KR 20200108582A KR 20220030348 A KR20220030348 A KR 20220030348A
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lockout
area
mats
lock
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KR1020200108582A
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심상원
박상원
임봉순
최윤희
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 메모리 장치는, 복수의 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 제1 메모리 셀 어레이의 하부에 배치되는 제1 주변 회로를 포함하는 제1 메모리 영역, 복수의 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 제2 메모리 셀 어레이의 하부에 배치되는 제2 주변 회로를 포함하는 제2 메모리 영역, 및 전원 배선을 포함하는 패드 영역을 포함하고, 제1 메모리 영역은 제1 메모리 영역의 동작 중에 락 아웃 여부를 결정하는 제1 로컬 락 아웃 회로를 포함하고, 제2 메모리 영역은 제2 메모리 영역의 동작 중에 제1 메모리 영역과 별개로 락 아웃 여부를 결정하는 제2 로컬 락 아웃 회로를 포함하며, 제1 메모리 영역과 제2 메모리 영역은 하나의 반도체 칩에 포함되어 패드 영역을 공유하고, 제1 메모리 영역 및 제2 메모리 영역은 개별적으로 동작을 수행할 수 있다. 따라서, 본 발명의 일 실시예에 따른 메모리 장치에서 리커버리가 필요한 메모리 영역의 동작만을 선택적으로 중단시킴으로써 불필요한 데이터 손실을 줄일 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치, 특히 비휘발성 메모리 장치의 하나인 플래시 메모리 장치는 외부 전원으로부터 동작한다. 플래시 메모리 장치는 동작 도중에 서든-파워 오프(Sudden-Power Off, SPO)가 발생하거나, 외부 전압이 낮아지는 경우에는 정상적으로 동작하지 않을 수 있다. 이와 같은 메모리 장치들의 저전압 특성을 보완하고 동작 회로를 보호하기 위해, 메모리 장치는 락 아웃 회로를 이용하여 동작 전압의 레벨이 소정의 전압 레벨보다 낮아지면 메모리 장치의 동작을 종료시키고, 리커버리를 진행한다. 한편, 메모리 장치는 프로그램, 리드, 또는 소거 동작 중 어느 하나의 동작을 매트 별로 독립적으로 수행하는 PIC(Plane Independent Core) 동작을 수행할 수 있다. 다만, 메모리 장치의 매트 별로 다른 동작이 진행되는 PIC 동작 중에도 락 아웃은 칩 단위로 수행되어 불필요한 데이터 손실이 발생한다는 문제가 있는 바, 메모리 장치의 락 아웃 단위를 개선할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 장치의 매트 별로 서로 다른 동작을 수행하는 PIC 동작에 있어서 매트 별로 락 아웃을 수행함으로써, 불필요한 데이터 손실을 줄일 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 상기 제1 메모리 셀들을 제어하며 상기 제1 메모리 셀 어레이의 하부에 배치되는 제1 주변 회로를 포함하는 제1 메모리 영역, 복수의 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 상기 제2 메모리 셀들을 제어하며 상기 제2 메모리 셀 어레이의 하부에 배치되는 제2 주변 회로를 포함하는 제2 메모리 영역, 및 전원 배선을 포함하는 패드 영역을 포함하고, 상기 제1 메모리 영역은 상기 제1 메모리 영역의 동작 중에 락 아웃 여부를 결정하는 제1 로컬 락 아웃 회로를 포함하고, 상기 제2 메모리 영역은 상기 제2 메모리 영역의 동작 중에 상기 제1 메모리 영역과 별개로 락 아웃 여부를 결정하는 제2 로컬 락 아웃 회로를 포함하며, 상기 제1 메모리 영역과 상기 제2 메모리 영역은 하나의 반도체 칩에 포함되어 상기 패드 영역을 공유하고, 상기 제1 메모리 영역 및 상기 제2 메모리 영역은 개별적으로 동작을 수행한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 각각 포함하는 복수의 매트를 포함하는 메모리 셀 영역, 상기 메모리 셀 영역의 하부에 배치되는 주변 회로 영역, 및 상기 메모리 셀 영역의 측면에 배치되고, 전원 배선을 포함하는 패드 영역을 포함하고, 상기 복수의 매트는 외부 전원에 기초하여 인가된 동작 전압에 의해 개별적으로 동작을 수행하며, 상기 주변 회로 영역은 상기 복수의 매트의 동작 중 상기 동작 전압이 락 아웃 전압보다 낮아지는 경우, 개별적으로 동작을 중단시키고 리커버리를 수행하고, 상기 메모리 셀 영역은 서로 상이한 상기 동작 전압 및 상기 락 아웃 전압을 갖는 적어도 둘 이상의 매트를 포함하다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 메탈 패드를 포함하는 메모리 셀 영역, 제2 메탈 패드를 포함하는 주변 회로 영역, 상기 메모리 셀 영역의 측면에 배치되고, 상기 주변 회로 영역에 외부 전원을 인가하기 위한 배선을 포함하는 패드 영역, 상기 메모리 셀 영역에 포함되어, 복수의 메모리 셀들을 각각 포함하는 복수의 매트, 및 상기 복수의 매트 또는 상기 복수의 매트 하부의 상기 주변 회로 영역에 각각 배치되는 락 아웃 회로를 포함하고, 상기 주변 회로 영역은 상기 제1 메탈 패드와 상기 제2 메탈 패드에 의해 상기 메모리 셀 영역과 수직으로 연결되고, 상기 패드 영역으로부터 인가된 상기 외부 전원에 기초하여 상기 복수의 매트에 동작 전압을 인가하고, 상기 복수의 매트는 상기 동작 전압에 의해 개별적으로 동작을 수행하며, 상기 락 아웃 회로는 상기 복수의 매트의 락 아웃 여부를 개별적으로 결정한다.
본 발명의 일 실시예에 따른 메모리 장치는, 각각의 매트에 대응하는 락 아웃 회로를 포함하도록 함으로써 서로 다른 동작을 수행하고 있는 매트들에서 각각 락 아웃 여부를 결정할 수 있다. 이에 따라, 동작 전압의 레벨이 소정의 전압 레벨보다 높은 매트는 그대로 동작을 수행하면서, 동작 전압의 레벨이 소정의 전압 레벨보다 낮아진 매트는 동작을 중단하고 리커버리를 진행할 수 있다. 다시 말해, 정상적으로 동작하는 매트와 리커버리가 필요한 매트를 구별함으로써 불필요한 데이터 손실을 줄일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도　2a 및 도 2b는　본 발명의 일 실시예에 따른 메모리 장치를 간단히 나타낸 도면이다.
도　3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 매트 별 락 아웃 동작을 설명하기 위한 흐름도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 메모리 장치의 락 아웃 동작에 따른 전압 변화를 설명하기 위한 도면이다.
도　6은　본 발명의 일 실시예에 따른 메모리 장치에 포함된 락 아웃 회로의 회로도이다.
도　7 및 도 8은　본 발명의 일 실시예들에 따른 메모리 장치의 락 아웃 동작을 설명하기 위한 도면이다.
도　9은　본 발명의 일 실시예에 따른 메모리 장치를 간단히 나타낸 도면이다.
도　10는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도　11은 본 발명의 일 실시예에 따른 메모리 장치의 글로벌 락 아웃 동작을 설명하기 위한 흐름도이다.
도　12 및 도 13는　본 발명의 일 실시예들에 따른 메모리 장치의 락 아웃 동작을 설명하기 위한 도면이다.
도　14a 내지 14d는　본 발명의 일 실시예들에 따른 메모리 장치의 개략적인 평면도이다.
도　15는　본 발명의 일 실시예에 따른 메모리 장치가 칩투칩(Chip-to-Chip, C2C) 구조를 갖는 경우를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
최근에는, 메모리 장치에 저장되는 데이터 크기의 증가로 인해 더욱 향상된 집적도를 갖는 메모리 장치가 요구될 수 있다. 메모리 장치의 집적도를 향상시키고 저장 용량을 증가시키기 위해, 메모리 장치에 포함되는 메모리 셀의 수를 증가시킬 수 있다. 메모리 장치에 포함되는 메모리 셀들의 집합은 메모리 셀 어레이를 이루며, 메모리 셀들의 수가 많아지면 메모리 셀 어레이의 크기가 증가할 수 있다.
도 1a를 참조하면, 일반적으로 하나의 메모리 셀 영역은 복수의 메모리 셀들로 구성된 한번에 하나의 동작을 수행하는 메모리 셀 어레이를 포함할 수 있다. 일례로, 메모리 셀 영역은 하나의 제어 신호(CS)를 입력 받아 읽기(Read), 프로그램(Program), 및 소거(Erase) 동작 중 어느 하나의 동작을 수행할 수 있다. 각각의 동작을 수행하는 데에는 소정의 시간이 소요될 수 있다.
한편, 메모리 셀 어레이의 크기가 커지면 메모리 셀에 연결되는 배선이 길어질 수 있고, 배선의 기생 용량(parasitic capacitance)이 증가할 수 있다. 이로 인해 메모리 셀의 충전 및/또는 방전에 요구되는 시간이 늘어날 수 있다. 다시 말해, 데이터의 읽기, 프로그램, 및 소거 동작에 소요되는 시간이 늘어날 수 있다.
상기 문제를 해결하기 위해 하나의 메모리 셀 영역을 복수 개의 메모리 셀 어레이로 분할하는 방법을 이용할 수 있다. 일례로, 분할된 메모리 셀 어레이는 복수의 매트(Memory Array Tile, MAT)로 정의될 수 있다. 복수의 매트 주변에는 각각의 매트에 대응되는 주변 회로가 배치될 수 있으며, 이에 따라 분할되지 않은 메모리 셀 어레이를 포함하는 메모리 장치의 문제점을 보완할 수 있다.
도 1b를 참조하면, 반도체 칩은 4개의 매트(MAT1, MAT2, MAT3, MAT4)로 분할될 수 있고, 4개의 매트(MAT1, MAT2, MAT3, MAT4)는 2×2 형태로 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 매트의 개수는 2, 3개이거나, 또는 5개 이상일 수도 있다. 또한, 매트의 배치 또한 도 1b에 도시된 형태와 다를 수 있다. 본 발명의 일 실시예에 따른 메모리 장치는, 도 1b에 도시된 매트 배치를 갖는다고 가정하고 서술하기로 한다.
본 발명의 일 실시예에 따른 메모리 장치에서, 복수의 매트(MAT1, MAT2, MAT3, MAT4)에 각각 대응하는 주변 회로는 독립적으로 동작할 수 있다. 일례로, 복수의 매트(MAT1, MAT2, MAT3, MAT4)에는 독립적인 제어 신호들(CS1, CS2, CS3, CS4)이 각각 입력될 수 있다. 제어 신호들(CS1, CS2, CS3, CS4) 중 어느 하나를 입력 받은 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 입력 받은 제어 신호에 따른 동작을 수행할 수 있다. 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 동작은 읽기, 프로그램, 및 소거 동작 중 하나일 수 있으며, 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 동시에 서로 다른 동작을 수행할 수 있다.
도　2a 및 도 2b는　본 발명의 일 실시예에 따른 메모리 장치를 간단히 나타낸 도면이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10a, 10b)는 메모리 셀 영역(CELL), 주변 회로 영역(PERI), 및 패드 영역(PAD)을 포함할 수 있다. 한편, 본 발명의 일 실시예에 따른 메모리 장치(10)는 COP(Chip on Peri) 구조를 가질 수 있다. 이에 따라, 주변 회로 영역(PERI)은 메모리 셀 영역(CELL)의 하부에 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 메모리 장치(10a, 10b)는 COP 구조가 아닌 다른 구조를 가질 수도 있다.
주변 회로 영역(PERI)은 하부 기판 및 하부 기판 상에 형성되는 복수의 트랜지스터들을 포함할 수 있다. 메모리 셀 영역(CELL)은 상부 기판 및 상부 기판 상에 형성되는 복수의 매트(MAT1, MAT2, MAT3, MAT4)를 포함할 수 있다. 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 각각 복수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(10a, 10b)에서, 메모리 셀 영역(CELL)에 포함된 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 서로 이격되어 배치될 수 있다. 복수의 매트(MAT1, MAT2, MAT3, MAT4)가 이격된 위치에서 메모리 셀 영역(CELL)의 상부 기판도 서로 이격되어 있을 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 상부 기판은 연결된 하나의 기판으로 구성될 수 있다.
일례로, 복수의 매트(MAT1, MAT2, MAT3, MAT4)가 서로 이격된 공간에는 메모리 장치(10a, 10b)의 동작에 필요한 로우 디코더 등이 포함될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 복수의 매트(MAT1, MAT2, MAT3, MAT4) 사이에는 주변 회로 영역(PERI)에 포함되는 다른 회로들의 적어도 일부가 배치될 수도 있다.
본 발명의 일 실시예에 따른 메모리 장치(10a, 10b)에서, 패드 영역(PAD)은 메모리 셀 영역(CELL)의 측면에 배치될 수 있다. 도 2a 및 도 2b에 도시된 메모리 장치(10a, 10b)는 주변 회로 영역(PERI)의 상면에 패드 영역(PAD)이 배치되는 것으로 도시되어 있으나 이에 한정되지 않고, 주변 회로 영역(PERI)의 측면에 패드 영역(PAD)이 배치될 수도 있다. 또한, 패드 영역(PAD)은 주변 회로 영역(PERI)에 포함될 수도 있다.
패드 영역(PAD)은 주변 회로 영역(PERI)에 외부 전원 전압을 인가하기 위한 전원 패드 및 전원 배선을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 패드 영역(PAD)은 기타 배선들을 더 포함할 수 있다. 또한, 패드 영역(PAD)은 실시예에 따라 주변 회로 영역(PERI)에 포함되는 다른 회로들의 적어도 일부가 배치될 수도 있다.
주변 회로 영역(PERI)은 패드 영역(PAD)으로부터 인가된 외부 전원 전압에 기초하여 복수의 매트(MAT1, MAT2, MAT3, MAT4) 각각에 대하여 동작 전압을 인가할 수 있다. 동작 전압은 복수의 매트(MAT1, MAT2, MAT3, MAT4)가 동작을 수행하기 위해 인가되는 전압일 수 있으며, 동작을 수행함에 따라 점차적으로 감소할 수 있다.
도 1b를 함께 참조하면, 동작 전압이 인가된 복수의 매트(MAT1, MAT2, MAT3, MAT4) 각각은 개별적으로 동작을 수행할 수 있다. 일례로, 복수의 매트(MAT1, MAT2, MAT3, MAT4)에 인가되는 동작 전압 및 수행하는 동작은 각각 다를 수 있다.
도 2a 및 도 2b에 도시된 본 발명의 일 실시예에 따른 메모리 장치(10a, 10b)는, 락 아웃 회로(150a, 150b)의 배치 차이를 설명하기 위한 도면일 수 있다.
도 2a를 참조하면, 락 아웃 회로(110a, 120a; 150a)는 복수의 매트(MAT1, MAT2, MAT3, MAT4) 각각에 대응될 수 있다. 락 아웃 회로(150a)는 락 아웃 동작을 수행하기 위한 복수의 트랜지스터 및 배선 등을 포함할 수 있다. 락 아웃 회로(150a)의 출력에 기초하여, 주변 회로 영역(PERI)은 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 동작을 특정 상황에서 락 아웃(Lock out)시킬 수 있다. 일례로, 주변 회로 영역(PERI)은 락 아웃 결정된 매트의 동작을 중단하고, 리커버리를 수행할 수 있다. 일례로, 리커버리를 수행함에 따라 동작 전압을 회복하고, 동작을 정상적으로 수행할 수 있는 상태로 만들 수 있다.
일례로, 제1 락 아웃 회로(110a)는 제1 매트(MAT1)에 대응할 수 있고, 제2 락 아웃 회로(120a)는 제2 매트(MAT2)에 대응할 수 있으며, 제3 락 아웃 회로는 제3 매트(MAT3)에 대응할 수 있고, 제4 락 아웃 회로는 제4 매트(MAT4)에 대응할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 복수의 매트(MAT1, MAT2, MAT3, MAT4) 중 일부는 어느 락 아웃 회로와도 대응하지 않거나 복수의 락 아웃 회로와 대응할 수도 있다.
한편, 도 2a에 도시된 본 발명의 일 실시예에 따른 메모리 장치(10a)에서, 락 아웃 회로(150a)는 주변 회로 영역(PERI)에 포함될 수 있다. 반면, 도 2b에 도시된 본 발명의 일 실시예에 따른 메모리 장치(10b)에서, 락 아웃 회로(150b)는 메모리 셀 영역(CELL)의 일 측면에 포함될 수 있다. 일례로, 락 아웃 회로(150b)는 각각 복수의 매트(MAT1, MAT2, MAT3, MAT4) 중 대응되는 매트에 배치될 수 있다. 락 아웃 회로(150a, 150b)의 배치에 따라 메모리 장치(10a, 10b)의 크기 및 성능에 차이가 있을 수 있으나, 배치와 무관하게 락 아웃 회로(150a, 150b)는 메모리 장치(10a, 10b) 내에서 동일한 기능을 수행할 수 있다.
또한 락 아웃 회로(150a, 150b)의 배치와 관련하여, 락 아웃 회로(150a, 150b)는 회로의 동작에 영향을 줄 수 있는 노이즈를 최소화하기 위해 외부 전원이 인가되는 배선 근처에 배치될 수 있다. 일례로, 락 아웃 회로(150a, 150b)는 전원 패드에서 락 아웃 회로(150a, 150b)까지 연장된 배선의 길이가 실질적으로 가장 짧은 위치에 배치될 수 있다. 다만, 이는 한정되지 않고, 일 실시예에 따른 메모리 장치(10a, 10b)의 락 아웃 회로(150a, 150b)는 필요에 따라 다양한 위치에 배치될 수도 있다.
한편, 락 아웃 회로(150a, 150b)는 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 동작 중에 락 아웃 여부를 개별적으로 결정할 수 있다. 일례로, 주변 회로 영역(PERI)은 복수의 매트(MAT1, MAT2, MAT3, MAT4) 각각의 동작 전압이 동작을 지속하기에 충분하지 않은 경우, 락 아웃 회로(150a, 150b)의 출력 신호에 기초하여 동작을 개별적으로 중단시키고 리커버리를 수행할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(10a, 10b)는 복수의 메모리 영역 및 패드 영역(PAD)을 포함하는 것으로 정의될 수도 있다. 일례로, 제1 메모리 영역은 복수의 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 제1 메모리 셀들을 제어하며 제1 메모리 셀 어레이의 하부에 배치되는 제1 주변 회로를 포함할 수 있다. 일례로, 제1 메모리 셀 어레이는 제1 매트일 수 있고, 제1 주변 회로는 주변 회로 영역(PERI)의 적어도 일부일 수 있다.
복수의 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 제2 메모리 셀들을 제어하며 제2 메모리 셀 어레이의 하부에 배치되는 제2 주변 회로를 포함하는 제2 메모리 영역은 제1 메모리 영역과 하나의 반도체 칩에 포함되어 패드 영역(PAD)을 공유할 수 있다.
이에 따라, 락 아웃 회로(150a, 150b)는 각각 대응하는 메모리 영역에 포함되는 것으로 정의될 수 있다. 복수의 메모리 영역은 패드 영역(PAD)으로부터 인가된 외부 전원에 기초한 동작 전압에 의해 개별적으로 동작을 수행할 수 있다. 한편, 락 아웃 회로(150a, 150b)는 메모리 영역의 동작 중 락 아웃 여부를 개별적으로 결정할 수 있다. 본 발명의 실시예들에 따른 락 아웃 회로(150a 150b)의 구조 및 동작에 대하여는 후술하기로 한다.
도　3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도 3에 도시된 메모리 장치(10)의 평면도는 도 2a 및 도 2b에 도시된 메모리 장치(10a, 10b)를 A 방향에서 바라본 것일 수 있다. 패드 영역(PAD)으로 인가된 외부 전원 전압은 패드 영역(PAD) 및 주변 회로 영역(PERI)에 포함되는 전원 배선을 통해 복수의 매트(MAT1, MAT2, MAT3, MAT4)로 인가될 수 있다. 일례로, 패드 영역(PAD)에 포함된 배선은 제1 방향(y 방향)으로 연장될 수 있고, 주변 회로 영역(PERI)에 포함된 배선은 제1 방향과 수직한 제2 방향(x 방향)으로 연장될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 전원 전압이 인가되는 배선은 실시예에 따라 다양한 방법으로 배치될 수 있다.
전술한 바와 같이, 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 락 아웃 여부를 결정하기 위한 락 아웃 회로(110, 120, 130, 140; 150)는 복수의 매트(MAT1, MAT2, MAT3, MAT4) 각각에 배치될 수 있다. 일례로, 락 아웃 회로(150)는 회로의 동작에 영향을 줄 수 있는 노이즈를 최소화하기 위해 외부 전원이 인가되는 배선 근처에 배치될 수 있다. 일례로, 락 아웃 회로(150)는 전원 패드에서 락 아웃 회로(150)까지 각각 연장된 배선의 길이가 실직적으로 가장 짧은 위치에 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고 실시예에 따라 락 아웃 회로(150)는 다양한 위치에 배치될 수도 있다.
본 발명의 일 실시예에 따른 메모리 장치(10)에서, 복수의 매트(MAT1, MAT2, MAT3, MAT4)로 인가되는 전압은 외부 전원 전압에서 전압 강하가 이루어진 동작 전압일 수 있다. 일례로, 외부 전원 전압은 제1 전압 강하의 크기만큼 감소하여 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 동작을 수행하도록 하는 동작 전압이 될 수 있다. 제1 전압 강하는 외부 전원 전압이 패드 영역(PAD) 및 주변 회로 영역(PERI)을 거쳐 복수의 매트(MAT1, MAT2, MAT3, MAT4)에 인가되기까지의 전압 강하를 의미할 수 있다.
제1 전압 강하가 이루어진 동작 전압은 복수의 매트(MAT1, MAT2, MAT3, MAT4)에 인가될 수 있다. 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 인가된 동작 전압을 이용하여 개별적으로 동작을 수행할 수 있다. 일례로, 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 동작은 읽기, 프로그램, 및 소거 동작 중 어느 하나일 수 있으며, 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 각각 다른 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(10)에서, 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 인가된 동작 전압은 선택 메모리 셀에 입력되는 입력 전압, 비선택 메모리 셀에 입력되는 패스 전압, 및 스트링 선택 라인, 접지 선택 라인, 공통 소스 라인 등에 입력되는 바이어스 전압을 포함할 수 있다. 일례로, 선택 메모리 셀에 입력되는 입력 전압은 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 동작에 따라 프로그램 전압, 읽기 전압 등을 포함할 수 있다.
복수의 매트(MAT1, MAT2, MAT3, MAT4)가 동작을 수행하는 동안, 동작 전압은 점차적으로 감소할 수 있다. 동작을 수행하는 동안 감소하는 전압의 세기는 제2 전압 강하의 크기에 해당하는 값일 수 있다. 락 아웃 회로(150)는 동작을 수행하는 동안 감소하는 동작 전압과 락 아웃 전압을 비교하여 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 락 아웃 여부를 결정할 수 있다. 락 아웃 전압은 복수의 매트(MAT1, MAT2, MAT3, MAT4)가 정상적으로 동작하기 위한 기준이 되는 소정의 전압 값일 수 있다.
다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예에 따라 락 아웃 회로(150)는 제2 전압 강하 도중뿐만 아니라, 제1 전압 강하 도중에 락 아웃 여부를 결정할 수도 있다. 제1 전압 강하 및 제2 전압 강하의 특징에 대하여는 후술하기로 한다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 매트 별 락 아웃 동작을 설명하기 위한 흐름도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 매트 별로 동작을 수행할 수 있다(S100). 매트의 동작은 읽기, 프로그램, 및 소거 동작 중 하나일 수 있으며 각각의 매트들은 서로 상이한 동작을 수행할 수 있다. 한편, 각각의 매트가 동작을 수행하는 도중에, 외부 전압 강하가 발생함에 따라 각각의 매트가 정상적으로 동작을 수행하기 어려운 상황이 발생할 수 있다(S110).
각각의 매트에 대응하는 락 아웃 회로들은 S110에 대해 개별적으로 락 아웃 여부를 결정하고, 주변 회로 영역이 락 아웃 동작을 수행하도록 할 수 있다(S120). 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 락 아웃 회로들은 외부 전압 강하가 발생하지 않는 경우에도 내부 전압 강하 등으로 인한 락 아웃 여부를 결정하기 위해 동작할 수도 있다.
락 아웃 회로는 매트 별 동작 전압을 검출하고(S121), 검출한 동작 전압과 락 아웃 전압을 비교할 수 있다(S123). 일례로, 검출한 동작 전압은 매트에서 동작이 수행됨에 따라 지속적으로 감소할 수 있다. 락 아웃 회로는 동작 전압의 레벨에 따른 락 아웃 제어 신호를 개별적으로 발생시킬 수 있다. 이 때, 동작 전압이 락 아웃 전압보다 작은 경우, 락 아웃 회로는 락 아웃 제어 신호를 활성화하여 주변 회로 영역이 락 아웃 동작을 수행하도록 할 수 있다. 반면, 동작 전압이 락 아웃 전압보다 큰 경우, 주변 회로 영역은 락 아웃 동작을 수행하지 않을 수 있다(S125).
주변 회로 영역에서 락 아웃 동작을 수행하기 위해서, 락 아웃 회로는 락 아웃 동작을 수행할 매트에 대응하는 락 아웃 제어 신호를 활성화할 수 있다(S127). 이에 따라 활성화된 락 아웃 제어 신호가 검출된 매트에 대응하는 주변 회로 영역은 해당 매트의 동작을 중단시킬 수 있다. 해당 매트의 동작이 중단되면 주변 회로 영역은 다시 동작을 수행하기 위해 리커버리를 수행할 수 있다(S129). 일례로, 리커버리를 수행함으로써 수행하던 동작이 초기 상태로 되돌아갈 수 있고, 동작 전압은 정상적으로 동작을 수행할 수 있는 범위까지 증가할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 락 아웃 동작을 실시하는 주체와 그 동작의 과정은 실시예에 따라 다를 수 있다.
S125에서 락 아웃 동작을 수행하지 않은 경우, 및 S127-S129의 단계를 거쳐 락 아웃 동작을 수행하고 리커버리를 마친 경우, 각각의 매트는 다시 동작을 수행할 수 있다(S130). 한편, 도 4에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 S100 내지 S130의 동작은 매트 별로 개별적으로 진행될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 메모리 장치의 락 아웃 동작에 따른 전압 변화를 설명하기 위한 도면이다.
도 5a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 외부 전원 전압(EVC)을 입력 받아, 외부 전원 전압(EVC)에 기초하여 메모리 장치의 동작에 사용될 동작 전압(VDD0)을 각각의 매트에 인가할 수 있다. 메모리 장치의 동작 시작 전의 동작 전압(VDD0)은 외부 전원 전압(EVC)으로부터 제1 전압 강하(VD11, VD12, VD13, VD14; VD1)의 크기만큼 전압이 감소한 값일 수 있다.
일례로, 제1 전압 강하(VD1)는 외부 전원을 입력받는 전원 패드와 각각의 락 아웃 회로를 연결하는 전원 배선의 길이에 따라 결정될 수 있다. 일례로, 락 아웃 회로의 배치에 따라 전원 배선의 길이는 전원 패드와 각각의 매트를 연결하는 전원 배선의 길이에 대응할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 그 외 다양한 요소에 의해 제1 전압 강하(VD1)의 크기가 결정될 수 있다.
복수의 매트는 패드 영역으로부터 서로 다른 거리만큼 떨어진 위치에 배치될 수 있다. 따라서, 복수의 매트 중 적어도 일부에서 제1 전압 강하(VD1) 크기는 상이할 수 있고, 복수의 매트 중 적어도 일부는 서로 상이한 동작 전압(VDD0)을 가질 수 있다. 일례로, 패드 영역으로부터 가까이 배치된 제1 매트에서의 제1 전압 강하(VD11)는 패드 영역으로부터 상대적으로 배치된 제4 매트에서의 제1 전압 강하(VD14)보다 작은 값을 가질 수 있다.
한편, 동작 전압(VDD0)은 복수의 매트가 동작을 수행하는 동안 제2 전압 강하(VD2)만큼 감소할 수 있다. 일례로, 제2 전압 강하(VD2)는 복수의 매트에서 수행하는 동작에 기초하여 결정될 수 있다. 일례로, 프로그램 동작이 수행되는 동안, 읽기 또는 소거 동작이 수행되는 동안보다 더 많은 전압 강하가 발생할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않는다.
복수의 매트는 서로 다른 동작을 동시에 수행할 수 있다. 일례로, 제1 매트가 읽기 동작을 수행하는 동안, 제3 매트는 프로그램 동작을 수행할 수 있다. 일례로, 동작 전압(VDD0)이 인가되었을 때 제1 매트에서 동작을 수행하면서 감소하는 제2 전압 강하(VD21)의 크기는 제3 매트에서 동작을 수행하면서 감소하는 제2 전압 강하(VD23)의 크기보다 작을 수 있다.
복수의 매트가 동작을 종료할 때에는 최초의 동작 전압(VDD0)에서 제2 전압 강하(VD2)의 크기만큼 감소한 종료 시 동작 전압(VDD1)을 가질 수 있다. 다시 말해, 복수의 매트는 동작 도중 VDD1 이상 VDD0 이하의 전압을 가질 수 있다. 한편, 외부 전원 전압(EVC) 또는 동작 전압(VDD)이 메모리 장치의 동작에 필요한 소정의 전압보다 낮은 경우, 메모리 장치의 정상적인 동작을 보장하기 어려울 수 있다. 따라서, 락 아웃 회로는 락 아웃 여부를 결정하여 주변 회로 영역이 락 아웃 동작을 수행하도록 함으로써 메모리 장치의 안정적인 동작을 지원할 수 있다.
락 아웃 회로는 동작 전압(VDD)을 락 아웃 전압(VLO)과 비교하여 락 아웃 여부를 결정할 수 있다. 비교 대상이 되는 동작 전압(VDD)은 VDD1 이상 VDD0 이하의 값일 수 있다. 전술한 바와 같이 동작 전압(VDD)은 락 아웃 회로의 배치 및 매트에서 수행되는 동작에 따라 달라질 수 있다. 이 때, 복수의 매트 중 적어도 일부에 적용되는 락 아웃 전압은 서로 상이한 소정의 전압일 수 있다. 락 아웃 전압은 복수의 매트에서 수행되는 동작에 따라 결정될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않으며, 실시예에 따라 락 아웃 전압은 매트의 동작 외에 다른 요인들에 의해 결정될 수도 있고, 서로 동일한 전압일 수도 있다.
도 5b는 수행하는 동작 및 패드 영역으로부터의 거리가 상이한 임의의 두 매트에서의 전압 강하를 비교 설명하기 위한 도면일 수 있다. 일례로, 두 매트는 각각 제1, 제2 매트일 수 있고, 제1 매트는 패드 영역으로부터 거리가 상대적으로 가깝고 프로그램 동작을 수행하고 있는 매트일 수 있다. 반면, 제2 매트는 패드 영역으로부터 거리가 상대적으로 멀고 읽기 동작을 수행하고 있는 매트일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치에서, 인가된 외부 전원 전압(EVC)은 제1, 2 매트에 동작 전압(VDD10, VDD20)의 형태로 인가되기까지 각각 서로 다른 크기의 제1 전압 강하가 발생할 수 있다. 일례로 패드 영역으로부터 멀리 배치된 제2 매트의 제1 전압 강하는 제1 매트의 제1 전압 강하보다 클 수 있고, 따라서, 동작을 수행하기 위해 인가되는 제1 매트의 동작 전압(VDD10)은 제2 매트의 동작 전압(VDD20)보다 클 수 있다.
한편, 제1, 2 매트의 동작으로 감소하는 제2 전압 강하와 관련하여, 프로그램 동작을 수행하는 제1 매트의 제2 전압 강하의 크기는 읽기 동작을 수행하는 제2 매트의 제2 전압 강하의 크기보다 클 수 있다. 이에 따라, 동작이 종료된 후의 제1 매트의 동작 전압(VDD11)은 동작이 종료된 후의 제2 매트의 동작 전압(VDD21)보다 작을 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예에 따라 제1 매트의 동작 전압(VDD10, VDD11)과 제2 매트의 동작 전압(VDD20, VDD21)의 크기는 전술한 내용과 다를 수도 있다.
제1 매트에 대응하는 제1 락 아웃 회로는 제1 매트의 동작 전압(VDD10, VDD11)과 제1 락 아웃 전압(VLO1)을 비교하여 제1 매트의 락 아웃 여부를 결정할 수 있다. 한편, 제2 매트에 대응하는 제2 락 아웃 회로는 제2 매트의 동작 전압(VDD20, VDD21)과 제2 락 아웃 전압(VLO2)을 비교하여 제2 매트의 락 아웃 여부를 결정할 수 있다. 제1, 2 락 아웃 전압(VLO1, VLO2)은 서로 상이한 소정의 값일 수 있다. 일례로, 프로그램 동작을 수행하는 제1 매트에 대응하는 제1 락 아웃 전압(VLO1)은 읽기 동작을 수행하는 제2 매트에 대응하는 제2 락 아웃 전압(VLO2)보다 작을 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
본 발명의 일 실시예에 따른 메모리 장치에서, 제1 락 아웃 회로는 제1 매트에서 프로그램 동작이 수행됨에 따라 VDD10에서 VDD11로 감소하는 동작 전압(VDD10, VDD11)을 제1 락 아웃 전압(VLO1)과 비교할 수 있다. 일례로, 제1 매트의 동작 전압(VDD10, VDD11)은 제1 락 아웃 전압(VLO1) 이하로 떨어지지 않을 수 있다. 이 때, 제1 락 아웃 회로에서 발생된 락 아웃 제어 신호는 활성화되지 않고, 제1 매트는 정상적으로 동작을 계속 수행할 수 있다.
한편, 제2 락 아웃 회로는 제2 매트에서 읽기 동작이 수행됨에 따라 VDD20에서 VDD21로 감소하는 동작 전압(VDD20, VDD21)을 제2 락 아웃 전압(VLO2)과 비교할 수 있다. 일례로, 제2 매트의 동작 전압(VDD20, VDD21)은 동작 도중 제2 락 아웃 전압(VLO2) 이하로 떨어질 수 있다. 제2 락 아웃 회로에서 발생된 락 아웃 제어 신호는 제2 매트의 동작 전압(VDD20, VDD21)이 제2 락 아웃 전압(VLO2) 이하로 떨어짐으로 인해 활성화될 수 있다. 이에 따라, 주변 회로 영역은 제2 매트의 동작을 중단시키고, 다시 동작을 수행할 수 있도록 리커버리를 수행할 수 있다.
도　6은　본 발명의 일 실시예에 따른 메모리 장치에 포함된 락 아웃 회로의 회로도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치에 포함된 락 아웃 회로는 비교기, 인버터, 버퍼 및 가변 저항을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 필요에 따라 필터 등의 소자가 더 포함될 수 있다.
전술한 바와 같이, 락 아웃 회로는 락 아웃 신호를 발생시키고, 동작 전압이 소정의 락 아웃 전압(VLO) 이하로 떨어졌는지 여부를 검출할 수 있다. 동작 전압이 소정의 락 아웃 전압(VLO) 이하로 떨어지면, 각각의 락 아웃 회로는 발생된 락 아웃 신호를 선택적으로 활성화시킬 수 있다.
일례로, 락 아웃 회로는 매트에 동작 전압을 인가하는 과정에서, 다양한 원인으로 인한 전압 강하에 의해 동작 전압이 일정 레벨 이하로 떨어지게 되면, 활성화된 락 아웃 제어 신호를 발생시킬 수 있다. 매트에 포함된 메모리 셀들은 활성화된 락 아웃 제어 신호에 의해 수행하던 동작을 중단하고, 리커버리를 수행할 수 있다.
또한, 락 아웃 회로는 매트가 동작하는 동안의 전압 강하를 고려하여 락 아웃 여부를 결정할 수 있다. 락 아웃 회로는, 매트가 동작하는 동안 감소한 동작 전압을 락 아웃 전압(VLO)과 비교할 수 있다. 한편, 락 아웃 회로는 대응되는 매트의 동작에 따라 동작 전압을 조절하기 위한 가변 저항을 포함할 수 있다. 다시 말해, 전압 강하를 고려한 동작 전압은 락 아웃 회로에 포함된 가변 저항에 의해 구현될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예에 따라 다양한 방법으로 구현될 수도 있다.
본 발명의 일 실시예에 따른 메모리 장치에 포함된 락 아웃 회로는 플래시 메모리뿐만 아니라 다양한 형태의 반도체 메모리 장치 및 집적 회로에 적용될 수 있다. 락 아웃 회로는 도 2a 및 도 2b에 도시된 배치, 및 도 6에 도시된 회로 구성으로 한정되지 않고, 유사한 동작을 수행하는 다른 배치 및/또는 회로 구성으로 이루어질 수 있다.
도　7 및 도 8은　본 발명의 일 실시예들에 따른 메모리 장치의 락 아웃 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 일 실시예들에 따른 메모리 장치의 복수의 매트(MAT1, MAT2, MAT3, MAT4)에서 각각 별개의 동작을 수행하는 도중 락 아웃 동작이 수행될 수 있다. 일례로, 하나의 매트에서 락 아웃 전압 이하의 동작 전압(VDD)이 검출된 경우, 해당 매트에 대응하는 주변 회로 영역은 해당 매트의 동작만을 중단시키고, 리커버리를 수행할 수 있다. 도 7에 도시된 도면을 참조하면, 하나의 매트는 제2 매트(MAT2)일 수 있다.
본 발명의 일 실시예들에 따른 메모리 장치에 인가된 외부 전원 전압(EVC)은 제1 전압 강하를 거쳐 동작 전압(VDD)의 형태로 복수의 매트(MAT1, MAT2, MAT3, MAT4)에 인가될 수 있다. 인가된 동작 전압(VDD)은 복수의 매트(MAT1, MAT2, MAT3, MAT4)에서 동작 수행 중 제2 전압 강하가 발생할 수 있다. 일례로, 제2 전압 강하는 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 동작에 따라 결정될 수 있다.
일례로, 제2 전압 강하 도중, 락 아웃 회로는 동작 전압(VDD)이 락 아웃 전압 이하로 떨어진 제2 매트(MAT2)에 대응하는 제2 검출 신호(MAT2_DETECT)를 활성화할 수 있다. 일례로, 제2 검출 신호(MAT2_DETECT)는 제2 락 아웃 제어 신호일 수 있다. 활성화된 제2 검출 신호(MAT2_DETECT)에 의해 제2 매트(MAT2)에 대응하는 주변 회로 영역은 제2 매트(MAT2)의 동작을 중단하고, 리커버리를 수행할 수 있다. 제2 매트(MAT2)의 리커버리를 수행하는 동안 제2 리커버리 신호(MAT2_RECOVERY)가 활성화될 수 있다.
한편, 제2 검출 신호(MAT2_DETECT)가 활성화된 후, 제2 리커버리 신호(MAT2_RECOVERY)가 활성화되기까지 소정의 시간이 소요될 수 있다. 다만, 도 7에 도시된 신호의 형태는 일 실시예에 불과할 뿐 한정되지 않고, 소정의 시간은 실시예에 따라 상이할 수 있다.
도 8을 참조하면, 본 발명의 일 실시예들에 따른 메모리 장치의 복수의 매트(MAT1, MAT2, MAT3, MAT4)에서 각각 별개의 동작을 수행하는 도중 락 아웃 동작이 수행될 수 있다. 일례로, 두 개의 매트에서 각각 락 아웃 전압 이하의 동작 전압(VDD)이 검출된 경우, 검출된 두 개의 매트의 동작이 중단되고, 리커버리가 수행될 수 있다. 도 8에 도시된 도면을 참조하면, 두 개의 매트는 제1 매트 및 제2 매트일 수 있다.
본 발명의 일 실시예들에 따른 메모리 장치에서, 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 동작은 도 7에 도시된 메모리 장치와 유사할 수 있다. 다만, 도 7에 도시된 메모리 장치와 달리 두 개의 매트에서 락 아웃 전압 이하의 동작 전압(VDD)이 검출된 경우, 각각의 매트에서 개별적으로 락 아웃 동작이 수행될 수 있다.
일례로, 제2 매트는 도 7에 도시된 메모리 장치와 동일하게 락 아웃 동작이 수행될 수 있다. 한편, 그와 별개로 제2 전압 강하 도중, 락 아웃 회로는 동작 전압(VDD)이 락 아웃 전압 이하로 떨어진 제1 매트(MAT1)에 대응하는 제1 검출 신호(MAT1_DETECT)를 활성화할 수 있다. 일례로, 제1 검출 신호(MAT1_DETECT)는 제1 락 아웃 제어 신호일 수 있다. 활성화된 제1 검출 신호(MAT1_DETECT)에 의해 제1 매트(MAT1)에 대응하는 주변 회로 영역은 제1 매트(MAT1)의 동작을 중단하고, 리커버리를 수행할 수 있다. 제1 매트(MAT1)의 리커버리를 수행하는 동안 제1 리커버리 신호(MAT1_RECOVERY)가 활성화될 수 있다.
한편, 제1 매트(MAT1)와 제2 매트(MAT2)는 서로 다른 동작을 수행할 수 있으므로, 제1 검출 신호(MAT1_DETECT)와 제2 검출 신호(MAT2_DETECT)가 활성화되는 시점은 서로 다를 수 있다. 일례로, 제1 매트(MAT1)와 제2 매트(MAT2)의 동작 전압(VDD), 락 아웃 전압은 모두 상이할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예에 따라 동작 전압(VDD) 및 락 아웃 전압 중 적어도 일부가 동일할 수도 있다.
도　9은　본 발명의 일 실시예에 따른 메모리 장치를 간단히 나타낸 도면이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(20)는 도 2a에 도시된 메모리 장치(10a)의 구성에서, 패드 영역(PAD)에 배치되는 글로벌 락 아웃 회로(260)를 더 포함할 수 있다. 글로벌 락 아웃 회로(260)는 배치되는 위치에 따라 복수의 매트(MAT1, MAT2, MAT3, MAT4)에 대응되는 로컬 락 아웃 회로(210, 220; 250)와 구별될 수 있다. 일례로, 글로벌 락 아웃 회로(260)는 로컬 락 아웃 회로(250)와 동일한 구조를 가질 수 있다.
한편, 주변 회로 영역(PERI)이 패드 영역(PAD) 하부에 배치되는 것으로 정의하는 경우, 글로벌 락 아웃 회로(260)는 패드 영역(PAD) 하부의 주변 회로 영역(PERI)에 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 글로벌 락 아웃 회로(260)는 실시예에 따라 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 락 아웃 여부를 결정할 수 있는 다양한 위치에 배치될 수도 있다.
글로벌 락 아웃 회로(260)는 주변 회로 영역(PERI)으로 인가되는 글로벌 동작 전압의 레벨에 따라 글로벌 락 아웃 제어 신호를 발생시킬 수 있다. 글로벌 락 아웃 제어 신호는 로컬 락 아웃 회로(250)에서 발생되는 로컬 락 아웃 제어 신호와 구별될 수 있다. 글로벌 락 아웃 회로(260)는 발생된 글로벌 락 아웃 제어 신호로부터 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체의 락 아웃 여부를 결정할 수 있다.
글로벌 동작 전압은 외부 전원 전압을 입력받아 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체를 동작시키기 위한 메모리 장치의 동작 전압일 수 있다. 글로벌 동작 전압은 복수의 매트 각각의 동작 전압과 상이할 수 있다. 일례로, 글로벌 동작 전압은 복수의 매트 각각의 동작 전압보다 큰 값을 가질 수 있다. 다만, 이는 일 실시예일뿐 한정되지 않을 수 있다.
일례로, 글로벌 락 아웃 회로(260)에서 글로벌 동작 전압과 비교되는 기준 전압은 글로벌 락 아웃 전압일 수 있다. 글로벌 락 아웃 전압은 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체의 정상적인 동작을 위한 기준 전압일 수 있고, 로컬 락 아웃 전압과 다른 값을 가질 수 있다.
글로벌 락 아웃 회로(260)는 글로벌 동작 전압이 글로벌 락 아웃 전압보다 낮아지면, 글로벌 락 아웃 제어 신호를 활성화시킬 수 있다. 글로벌 락 아웃 제어 신호가 활성화되면, 주변 회로 영역(PERI)은 복수의 매트(MAT1, MAT2, MAT3, MAT4)의 모두 동작을 중단시키고 리커버리를 수행될 수 있다. 다시 말해, 글로벌 락 아웃 제어 신호가 활성화되면, 로컬 락 아웃 제어 신호의 활성화 여부와 무관하게 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체에 대하여 락 아웃 동작이 수행될 수 있다.
한편, 주변 회로 영역(PERI)은 글로벌 락 아웃 회로(260)에서 발생된 글로벌 락 아웃 제어 신호에 따라 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체의 락 아웃 동작을 수행하는 회로를 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체의 락 아웃 동작은 복수의 매트(MAT1, MAT2, MAT3, MAT4) 각각에 대응하는 주변 회로 영역(PERI)에 포함된 회로들에 의해 수행될 수도 있다.
도　10는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도 10에 도시된 메모리 장치(20)의 평면도는 도 9에 도시된 메모리 장치(20)를 A 방향에서 바라본 것일 수 있다. 외부 전원 전압이 인가되는 배선 및 로컬 락 아웃 회로(210, 220, 230, 240; 250)의 배치는 도 3에 도시된 본 발명의 일 실시예에 따른 메모리 장치(10)와 유사할 수 있다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(20)는 패드 영역(PAD)에 포함된 글로벌 락 아웃 회로(260)를 더 포함할 수 있다. 일례로, 글로벌 락 아웃 회로(260)는 회로의 동작에 영향을 줄 수 있는 노이즈를 최소화하기 위해 외부 전원이 인가되는 배선 근처에 배치될 수 있다. 일례로, 글로벌 락 아웃 회로(260)는 전원 패드에서 글로벌 락 아웃 회로(260)까지 연장된 배선의 길이가 실질적으로 가장 짧은 위치에 배치될 수 있다. 다만, 이는 한정되지 않고, 일 실시예에 따른 메모리 장치(20)의 글로벌 락 아웃 회로(260)는 필요에 따라 다양한 위치에 배치될 수도 있다.
본 발명의 일 실시예에 따른 메모리 장치(20)에서, 글로벌 락 아웃 회로(260)에서 글로벌 락 아웃 전압과 비교되는 대상은 글로벌 동작 전압일 수 있다. 글로벌 동작 전압은 인가된 외부 전원 전압에서 소정의 크기만큼 전압 강하가 이루어진 전압일 수 있다.
전술한 바와 같이, 복수의 매트(MAT1, MAT2, MAT3, MAT4)에 각각 대응하는 로컬 락 아웃 회로(250)와는 달리 글로벌 락 아웃 회로(260)는 메모리 장치 전체에 대응하는 회로일 수 있다. 따라서, 복수의 매트(MAT1, MAT2, MAT3, MAT4)들의 동작과 무관하게 글로벌 락 아웃 회로(260)는 외부 전원 전압과 글로벌 락 아웃 전압을 비교하여 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체의 락 아웃 여부를 결정할 수 있다. 글로벌 락 아웃 전압은 복수의 매트(MAT1, MAT2, MAT3, MAT4)를 포함하는 메모리 장치(20)가 정상적으로 동작하기 위한 소정의 전압 값일 수 있다.
글로벌 락 아웃 회로(260)는 로컬 락 아웃 회로(250)와 함께 동작함으로써, 서든-파워 다운이 발생했을 때 복수의 매트(MAT1, MAT2, MAT3, MAT4) 각각에서 락 아웃 여부를 결정할 필요 없이 메모리 장치(20) 전체의 락 아웃 여부를 한번에 결정할 수 있다. 이에 따라, 주변 회로 영역(PERI)은 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체의 동작을 한번에 중단시키고, 전체적으로 리커버리를 수행할 수 있다.
도　11은 본 발명의 일 실시예에 따른 메모리 장치의 글로벌 락 아웃 동작을 설명하기 위한 흐름도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 매트 별로 동작을 수행할 수 있다(S200). 매트의 동작은 읽기, 프로그램, 및 소거 동작 중 하나일 수 있으며 각각의 매트들은 서로 상이한 동작을 수행할 수 있다. 한편, 각각의 매트가 동작을 수행하는 도중에, 외부 전압 강하가 발생함에 따라 각각의 매트가 정상적으로 동작을 수행하기 어려운 상황이 발생할 수 있다(S210).
각각의 매트에 대응하는 로컬 락 아웃 회로들은 S210에 대해 개별적으로 락 아웃 여부를 결정하고, 주변 회로 영역이 락 아웃 동작을 수행하도록 할 수 있다. 다만, 외부 전압 강하가 현저한 경우에는, 각각의 매트에서 락 아웃 동작을 수행할 필요 없이 글로벌 락 아웃 회로를 이용하여 전체적으로 락 아웃 여부를 결정하고, 주변 회로 영역이 복수의 매트 전체에 대한 락 아웃 동작을 수행하도록 할 수 있다(S220).
글로벌 락 아웃 회로는 글로벌 동작 전압을 검출하고(S221), 검출한 글로벌 동작 전압과 글로벌 락 아웃 전압을 비교할 수 있다(S223). 글로벌 락 아웃 회로는 글로벌 동작 전압의 레벨에 따라 글로벌 락 아웃 제어 신호를 발생시킬 수 있다. 이 때, 글로벌 동작 전압이 글로벌 락 아웃 전압보다 작은 경우, 글로벌 락 아웃 회로는 글로벌 락 아웃 제어 신호를 활성화하여 주변 회로 영역이 복수의 매트 전체에 대해 락 아웃 동작을 수행하도록 할 수 있다. 반면, 글로벌 동작 전압이 글로벌 락 아웃 전압보다 큰 경우, 주변 회로 영역은 로컬 락 아웃 회로에 기초한 락 아웃 동작과는 별개로 글로벌 락 아웃 동작을 수행하지 않을 수 있다(S225).
주변 회로 영역에서 글로벌 락 아웃 동작을 수행하기 위해서, 글로벌 락 아웃 회로는 복수의 매트 전체에 대한 글로벌 락 아웃 제어 신호를 활성화할 수 있다(S227). 이에 따라 주변 회로 영역은 매트 전체의 동작을 중단시킬 수 있다. 전체 매트의 동작이 중단되면 주변 회로 영역은 다시 동작을 수행하기 위해 매트 전체에 대해 리커버리를 수행할 수 있다(S229). 일례로, 리커버리를 수행함으로써 수행하던 동작이 초기 상태로 되돌아갈 수 있고, 동작 전압은 정상적으로 동작을 수행할 수 있는 범위까지 증가할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 락 아웃 동작을 실시하는 주체와 그 동작의 과정은 실시예에 따라 다를 수 있다.
S225에서 글로벌 락 아웃 동작을 수행하지 않은 경우, 및 S227-229의 단계를 거쳐 락 아웃 동작을 수행하고 리커버리를 마친 경우 전체 매트는 매트 별로 동작을 다시 수행할 수 있다(S230).
도　12 및 도 13는　본 발명의 일 실시예들에 따른 메모리 장치의 락 아웃 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 일 실시예들에 따른 메모리 장치의 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 각각 별개의 동작을 수행하는 도중 락 아웃 동작이 수행될 수 있다. 일례로, 하나의 매트에서 락 아웃 전압 이하의 동작 전압(VDD)이 검출된 경우, 검출된 하나의 매트의 동작만이 중단되고, 리커버리가 수행될 수 있다. 도 12에 도시된 도면을 참조하면, 하나의 매트는 제2 매트(MAT2)일 수 있다.
한편, 본 발명의 일 실시예들에 따른 메모리 장치의 복수의 매트(MAT1, MAT2, MAT3, MAT4) 전체에 대해 락 아웃 여부를 결정하는 글로벌 락 아웃 회로는 로컬 락 아웃 회로와 별개로 동작할 수 있다. 다시 말해, 글로벌 락 아웃 회로에 의한 글로벌 검출 신호(GLO_DETECT)의 활성화 여부는 로컬 락 아웃 회로의 동작과 별개일 수 있다. 일례로, 글로벌 검출 신호(GLO_DETECT)는 글로벌 락 아웃 제어 신호일 수 있다.
본 발명의 일 실시예들에 따른 메모리 장치에 인가된 외부 전원 전압(EVC)이 복수의 매트(MAT1, MAT2, MAT3, MAT4)에 인가되는 과정은 도 7에 도시되고 설명된 내용과 유사할 수 있다.
일례로, 글로벌 검출 신호(GLO_DETECT)는 활성화되지 않고, 제2 매트(MAT2)에 대응하는 제2 검출 신호(MAT2_DETECT)만 활성화되는 경우가 있을 수 있다. 글로벌 검출 신호(GLO_DETECT)가 활성화되지 않았으므로, 전체 매트에 대한 락 아웃 동작은 수행되지 않을 수 있다. 다만, 별개로 제2 매트(MAT2)에 대응하는 제2 검출 신호(MAT2_DETECT)가 활성화에 따라 제2 매트의 락 아웃 동작이 수행될 수 있다.
일례로, 활성화된 제2 검출 신호(MAT2_DETECT)에 의해 제2 매트(MAT2)에 대응하는 주변 회로 영역은 제2 매트(MAT2)의 동작을 중단하고, 리커버리를 수행할 수 있다. 제2 매트(MAT2)의 리커버리를 수행하는 동안 제2 리커버리 신호(MAT2_RECOVERY)가 활성화될 수 있다. 일례로, 본 발명의 일 실시예에 따른 메모리 장치(20)에서 글로벌 검출 신호(GLO_DETECT)가 활성화되지 않은 경우, 도 3에 도시된 본 발명의 일 실시예에 따른 글로벌 락 아웃 회로를 포함하지 않는 메모리 장치(10)와 동일한 결과가 나타날 수 있다.
도 13을 참조하면, 본 발명의 일 실시예들에 따른 메모리 장치에서, 제2 매트(MAT2)에 대응하는 제2 검출 신호(MAT2_DETECT)가 활성화된 상태에서, 글로벌 검출 신호(GLO_DETECT)가 활성화되는 경우가 있을 수 있다. 우선, 도 12에 도시된 메모리 장치와 마찬가지로, 활성화된 제2 검출 신호(MAT2_DETECT)에 의해 제2 매트(MAT2)에 대응하는 주변 회로 영역은 제2 매트(MAT2)의 동작을 중단하고, 리커버리를 수행할 수 있다. 제2 매트(MAT2)의 리커버리를 수행하는 동안 제2 리커버리 신호(MAT2_RECOVERY)가 활성화될 수 있다.
한편, 이어서 글로벌 검출 신호(GLO_DETECT)가 활성화됨에 따라 주변 회로 영역은 복수의 매트 각각의 검출 신호(MAT1_DETECT, MAT2_DETECT, MAT3_DETECT, MAT4_DETECT)의 활성화 여부와 무관하게 모든 매트(MAT1, MAT2, MAT3, MAT4)의 동작을 중단시키고, 메모리 장치 전체에 대해 리커버리를 수행할 수 있다. 복수의 매트(MAT1, MAT2, MAT3, MAT4)들의 리커버리를 수행하는 동안 제1 내지 4 리커버리 신호(MAT1_RECOVERY-MAT4_RECOVERY)가 활성화될 수 있다. 이에 따라, 제2 리커버리 신호(MAT2_RECOVERY)가 활성화 되어있는 시간과 나머지 리커버리 신호들(MAT1_RECOVERY, MAT2_RECOVERY, MAT3_RECOVERY)이 활성화 되어있는 시간은 다를 수 있다.
도　14a 내지 14d는　본 발명의 일 실시예들에 따른 메모리 장치의 개략적인 평면도이다.
도 14a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(30a)에서, 복수의 매트(MAT1, MAT2, MAT3, MAT4)는 각각 둘 이상의 락 아웃 회로(350a, 350a`)를 포함할 수 있다. 이 때, 각각의 락 아웃 회로(350a, 350a`)들은 매트(MAT1, MAT2, MAT3, MAT4)의 서로 다른 위치에 배치될 수 있다. 일례로, 도 14a에 도시된 메모리 장치(30a)에서, 추가되는 락 아웃 회로(350a`)는 패드 영역(PAD)에서 멀고, 동작 전원이 인가되는 배선에 가깝게 배치될 수 있다. 일례로, 추가되는 락 아웃 회로(350a`)는 락 아웃 회로(350a)가 배치된 모서리와 인접한 모서리에 배치될 수 있다.
각각의 매트(MAT1, MAT2, MAT3, MAT4)의 동작 전압은 매트(MAT1, MAT2, MAT3, MAT4)의 위치뿐만 아니라 락 아웃 회로(350a, 350a`)의 위치에 따라 다르게 검출될 수 있다. 따라서, 매트(MAT1, MAT2, MAT3, MAT4) 내의 복수의 위치에 배치된 락 아웃 회로(350a, 350a`)들에서 출력된 락 아웃 신호들로부터 락 아웃 여부를 결정함으로써, 불필요한 락 아웃 동작을 방지하고 시스템이 안정적으로 동작하도록 할 수 있다.
일례로, 제1 매트(MAT1)의 락 아웃 여부는 제1 락 아웃 회로들(310a, 310a`)에서 출력된 락 아웃 신호들로부터 결정될 수 있고, 제2 매트(MAT2)의 락 아웃 여부는 제2 락 아웃 회로들(320a, 320a`)에서 출력된 락 아웃 신호들로부터 결정될 수 있다. 마찬가지로, 제3 매트(MAT3)의 락 아웃 여부는 제3 락 아웃 회로들(330a, 330a`)에서 출력된 락 아웃 신호들로부터 결정될 수 있고, 제4 매트(MAT4)의 락 아웃 여부는 제4 락 아웃 회로들(340a, 340a`)에서 출력된 락 아웃 신호들로부터 결정될 수 있다.
한편, 복수의 매트(MAT1, MAT2, MA3, MAT4)는 각각에 대응하는 락 아웃 컨트롤러를 더 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 락 아웃 컨트롤러는 주변 회로 영역(PERI)에 배치될 수 있다. 락 아웃 컨트롤러는 락 아웃 회로들(350a, 350a`)로부터 입력된 락 아웃 신호들을 조합하여 각각의 매트(MAT1, MAT2, MA3, MAT4)의 락 아웃 여부를 결정할 수 있다. 락 아웃 컨트롤러는 결정된 결과에 따라 락 아웃 신호를 선택적으로 활성화시킬 수 있다.
일례로, 락 아웃 컨트롤러는 락 아웃 신호들의 논리곱으로부터 락 아웃 여부를 결정하기 위해 AND 게이트를 포함할 수 있다. 일례로, 모든 락 아웃 신호들이 활성화되는 경우에만 매트를 락 아웃하도록 동작할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 락 아웃 컨트롤러는 다양한 방법으로 락 아웃 여부를 결정할 수 있다.
또한, 추가되는 락 아웃 회로(350a`)의 배치 역시 이에 한정되지 않고, 실시예에 따라 다양한 배치를 가질 수 있다. 도 14b를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(30b)에서, 추가되는 락 아웃 회로(350b`)는 패드 영역(PAD)에서 멀고, 동작 전원이 인가되는 배선에 멀게 배치될 수 있다. 일례로, 추가되는 락 아웃 회로(350b`)는 락 아웃 회로(350b)가 배치된 모서리에 인접하지 않는 모서리에 배치될 수 있다.
한편, 도 14c 및 도 14d를 참조하면, 불필요한 락 아웃 동작을 방지하고, 시스템을 안정적으로 동작시키기 위한 추가적인 락 아웃 회로(350a`, 350b`)는 도 9에 도시된 본 발명의 일 실시예에 따른 메모리 장치(20)의 글로벌 락 아웃 회로(260)와 함께 사용될 수도 있다.
도 10, 도 14a, 및 도 14b를 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(30c, 30d)는 락 아웃 회로(350c, 350d), 추가된 락 아웃 회로(350c`, 350d`)와 함께 글로벌 락 아웃 회로(360c, 360d)를 더 포함할 수 있다. 다만, 이는 일 실시예일뿐 한정되지 않고, 메모리 칩의 성능에 따라 선택적으로 락 아웃 회로를 사용할 수 있다.
도　15는　본 발명의 일 실시예에 따른 메모리 장치가 칩투칩(Chip-to-Chip, C2C) 구조를 갖는 경우를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
도 2a를 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10a)에 포함된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 본딩 방식에 의해 서로 연결될 수 있다. 일례로, 메모리 장치(10a)의 상부 칩은 제1 웨이퍼와 그 상부에 배치되는 복수의 매트들(MAT1, MAT2, MAT3, MAT4)을 포함하는 메모리 셀 영역(CELL)을 포함할 수 있고, 메모리 장치(10a)의 하부 칩은 제2 웨이퍼와 그 상부에 배치되는 복수의 반도체 소자들을 포함하는 주변 회로 영역(PERI)을 포함할 수 있다. 한편, 하부 칩에 포함된 복수의 반도체 소자들의 상부에는 하부 본딩 메탈이 형성될 수 있고, 상부 칩의 제1 웨이퍼에는 상부 본딩 메탈이 형성될 수 있다. 일례로, 상기 하부 본딩 메탈과 상기 상부 본딩 메탈은 서로 전기적으로 연결될 수 있다. 이에 따라, 하부 칩에 포함된 복수의 반도체 소자들은 상부 칩에 포함된 복수의 매트들(MAT1, MAT2, MAT3, MAT4)에 동작 전압을 인가하는 등 복수의 매트들(MAT1, MAT2, MAT3, MAT4)의 동작을 제어하기 위한 신호를 입력할 수 있다.
본 발명의 일 실시예에 따라, 복수의 반도체 소자들 중에는 락 아웃 회로(150a)가 포함될 수 있다. 따라서, 하부 칩에 포함된 복수의 반도체 소자들은 상부 칩에 포함된 복수의 매트들(MAT1, MAT2, MAT3, MAT4)에 대한 락 아웃 동작을 수행하도록 제어할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 도 2b에 도시된 바와 같이 락 아웃 회로(150b)는 메모리 셀 영역(CELL)의 일 측부에 배치될 수도 있다. 이 경우, 복수의 매트들(MAT1, MAT2, MAT3, MAT4)의 락 아웃 동작을 제어하기 위한 신호는 메모리 셀 영역(CELL) 내에서 직접 전달될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 15에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 15를 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 15를 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 15를 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 20, 30: 메모리 장치 MAT1, MAT2, MAT3, MAT4: 매트
CELL: 메모리 셀 영역 PERI: 주변 회로 영역
PAD: 패드 영역 150, 250, 350: 로컬 락 아웃 회로
260, 360: 글로벌 락 아웃 회로 EVC: 외부 전원 전압
VDD: 동작 전압 VLO: 락 아웃 전압

Claims (10)

  1. 복수의 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 상기 제1 메모리 셀들을 제어하며 상기 제1 메모리 셀 어레이의 하부에 배치되는 제1 주변 회로를 포함하는 제1 메모리 영역;
    복수의 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 상기 제2 메모리 셀들을 제어하며 상기 제2 메모리 셀 어레이의 하부에 배치되는 제2 주변 회로를 포함하는 제2 메모리 영역; 및
    전원 배선을 포함하는 패드 영역; 을 포함하고,
    상기 제1 메모리 영역은 상기 제1 메모리 영역의 동작 중에 락 아웃 여부를 결정하는 제1 로컬 락 아웃 회로를 포함하고,
    상기 제2 메모리 영역은 상기 제2 메모리 영역의 동작 중에 상기 제1 메모리 영역과 별개로 락 아웃 여부를 결정하는 제2 로컬 락 아웃 회로를 포함하며,
    상기 제1 메모리 영역과 상기 제2 메모리 영역은 하나의 반도체 칩에 포함되어 상기 패드 영역을 공유하고, 상기 제1 메모리 영역 및 상기 제2 메모리 영역은 개별적으로 동작을 수행하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 로컬 락 아웃 회로는 제1 락 아웃 제어 신호를 발생시키고, 상기 제1 메모리 영역의 동작 중, 상기 제1 메모리 영역의 제1 동작 전압이 락 아웃 전압보다 낮아지면 상기 제1 락 아웃 제어 신호를 활성화시키고,
    상기 제1 주변 회로는 상기 제1 락 아웃 제어 신호가 활성화된 경우, 상기 제1 메모리 영역의 동작을 중단시키고, 리커버리를 수행하며,
    상기 제2 로컬 락 아웃 회로는 개별적으로 제2 락 아웃 제어 신호를 발생시키고, 상기 제2 메모리 영역의 동작 중, 상기 제2 메모리 영역의 제2 동작 전압이 락 아웃 전압보다 낮아지면 상기 제2 락 아웃 제어 신호를 활성화시키고,
    상기 제2 주변 회로는 상기 제2 락 아웃 제어 신호가 활성화된 경우, 상기 제2 메모리 영역의 동작을 중단시키고, 리커버리를 수행하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 영역은 외부 전원을 입력받는 전원 패드와 상기 제1 메모리 영역을 연결하는 제1 전원 배선의 길이에 따라 결정되는 제1 동작 전압을 갖고,
    상기 제2 메모리 영역은 상기 전원 패드와 상기 제2 메모리 영역을 연결하는 제2 전원 배선의 길이에 따라 결정되고, 상기 제1 동작 전압과 다른 제2 동작 전압을 가지며,
    상기 제1 전원 배선의 길이는 상기 제2 전원 배선의 길이보다 짧은 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 영역이 제1 동작을 수행하는 동안 상기 제2 메모리 영역은 상기 제1 동작과 다른 제2 동작을 수행하며,
    상기 제1 동작을 수행하는 상기 제1 메모리 영역에서 발생하는 전압 강하의 크기는, 상기 제2 동작을 수행하는 상기 제2 메모리 영역에서 발생하는 전압 강하의 크기와 다른 메모리 장치.
  5. 제1항에 있어서,
    상기 패드 영역에 배치되는 글로벌 락 아웃 회로; 를 더 포함하고,
    상기 글로벌 락 아웃 회로는 인가되는 글로벌 동작 전압의 레벨에 따라 글로벌 락 아웃 제어 신호를 발생시키며, 상기 제1 메모리 영역 및 상기 제2 메모리 영역 모두의 락 아웃 여부를 결정하는 메모리 장치.
  6. 제5항에 있어서,
    상기 글로벌 동작 전압은 상기 제1 메모리 영역의 동작 전압 및 상기 제2 메모리 영역의 동작 전압과 상이하고,
    상기 글로벌 락 아웃 회로는 상기 글로벌 동작 전압이 글로벌 락 아웃 전압보다 낮아지면, 상기 글로벌 락 아웃 제어 신호를 활성화시키는 메모리 장치.
  7. 제6항에 있어서,
    상기 글로벌 락 아웃 제어 신호는 활성화되지 않고, 상기 제1 메모리 영역 및 상기 제2 메모리 영역 중 적어도 하나에 대응하는 락 아웃 제어 신호가 활성화되는 경우, 상기 제1 주변 회로 및 상기 제2 주변 회로 각각은 활성화된 상기 락 아웃 제어 신호에 대응하는 메모리 영역의 동작을 중단시키고, 리커버리를 수행하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 글로벌 락 아웃 제어 신호가 활성화된 경우, 상기 제1 주변 회로 및 상기 제2 주변 회로는 상기 제1 메모리 영역 및 상기 제2 메모리 영역의 동작을 중단시키고, 리커버리를 수행하는 것을 특징으로 하는 메모리 장치.
  9. 복수의 메모리 셀들을 각각 포함하는 복수의 매트를 포함하는 메모리 셀 영역;
    상기 메모리 셀 영역의 하부에 배치되는 주변 회로 영역; 및
    상기 메모리 셀 영역의 측면에 배치되고, 전원 배선을 포함하는 패드 영역; 을 포함하고,
    상기 복수의 매트는 외부 전원에 기초하여 인가된 동작 전압에 의해 개별적으로 동작을 수행하며,
    상기 주변 회로 영역은 상기 복수의 매트의 동작 중 상기 동작 전압이 락 아웃 전압보다 낮아지는 경우, 개별적으로 동작을 중단시키고 리커버리를 수행하고,
    상기 메모리 셀 영역은 서로 상이한 상기 동작 전압 및 상기 락 아웃 전압을 갖는 적어도 둘 이상의 매트를 포함하는 메모리 장치.
  10. 제1 메탈 패드를 포함하는 메모리 셀 영역;
    제2 메탈 패드를 포함하는 주변 회로 영역;
    상기 메모리 셀 영역의 측면에 배치되고, 상기 주변 회로 영역에 외부 전원을 인가하기 위한 배선을 포함하는 패드 영역;
    상기 메모리 셀 영역에 포함되어, 복수의 메모리 셀들을 각각 포함하는 복수의 매트; 및
    상기 복수의 매트 또는 상기 복수의 매트 하부의 상기 주변 회로 영역에 각각 배치되는 락 아웃 회로; 를 포함하고,
    상기 주변 회로 영역은 상기 제1 메탈 패드와 상기 제2 메탈 패드에 의해 상기 메모리 셀 영역과 수직으로 연결되고, 상기 패드 영역으로부터 인가된 상기 외부 전원에 기초하여 상기 복수의 매트에 동작 전압을 인가하고,
    상기 복수의 매트는 상기 동작 전압에 의해 개별적으로 동작을 수행하며,
    상기 락 아웃 회로는 상기 복수의 매트의 락 아웃 여부를 개별적으로 결정하는 메모리 장치.
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