JP5198785B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ＳＯＣ（System On Chip）などの半導体装置に適用して有効な技術に関するものである。
特開２００５−２５９８７９号公報（特許文献１）には、リーク電流防止用として電源線にスイッチを挿入する際のレイアウト設計の負担を軽減でき、かつ、スイッチで生じる電圧降下が信号遅延に与える影響を緩和できる技術が記載されている。
具体的には、複数の電源線群が縞状に配置されており、この電源線群から分岐する複数の分岐線群によって、回路セルに電源が供給される。そして、この分岐線群上に挿入される電源スイッチセルにより、回路セルへの電源供給が遮断される。そのため、電源スイッチセルを、回路セルの配置可能な領域に広く分散して配置して、電源スイッチセルによる電源供給の遮断を、比較的少数の回路セルごとに、きめ細かく行うことが可能になるとしている。
特開２００５−２６８６９５号公報（特許文献２）には、回路セルへの電源供給を遮断する機能を有しながら、設計の効率化を図ることができる技術が記載されている。
具体的には、所定の最大間隔以下の間隔で縦縞状に配置された複数の電源線群と、電源線群から分岐し、分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置される複数の分岐線群との分岐点に、電源線群から分岐線群への電源供給を遮断する電源スイッチセルを配置する。分岐線群から電源供給を受ける回路セルは、分岐線群に沿って配置されるとしている。
特開２００５−２８６０８２号公報（特許文献３）には、電源スイッチコントローラ、スイッチセル、電源配線、ＧＮＤ配線などを分散配置した半導体チップが記載されている。
特開２００５−１５９３４８号公報（特許文献４）および特開平１１−８７５２０号公報（特許文献５）には、半導体チップのコア領域上にパッドを配置する技術が記載されている。
特開２００５−２５９８７９号公報 特開２００５−２６８６９５号公報 特開２００５−２８６０８２号公報 特開２００５−１５９３４８号公報 特開平１１−８７５２０号公報
半導体装置としてＳＯＣ（System On Chip）と呼ばれるものがある。ＳＯＣとは、１つの半導体チップに中央演算処理部（ＣＰＵ:Central Processing Unit）やメモリなどからなるシステムを形成したものである。すなわち、従来は複数の半導体チップを組み合わせて実現していたシステム機能を１つの半導体チップで実現したものをＳＯＣと呼ぶ。ＳＯＣは、例えば、モバイル機器などに使用されるが、モバイル機器の発展に伴ってＳＯＣの低電力化が求められている。ＳＯＣにおける低電力化を実現するために、不要な回路の電源を遮断する技術が採用されている。つまり、ＳＯＣを構成する半導体チップにおいて、ＣＰＵやメモリなどの機能ブロックごとに電源スイッチを設け、この電源スイッチをＯＮ／ＯＦＦすることにより、各機能ブロックへの電力供給や電力遮断を制御している。例えば、ＣＰＵが必要であり、かつ、メモリが不要なときは、ＣＰＵに接続されている電源スイッチをオンにしてＣＰＵに電力を供給する一方、メモリに接続されている電源スイッチをオフにしてメモリへの電力供給を停止する。このように必要な機能ブロックにだけ電力を供給し、不必要な機能ブロックには電力供給を停止することにより、ＳＯＣ全体の消費電力を低減することができる。すなわち、不必要な機能ブロックにも電力を供給すると、機能ブロックが稼動していない状態でも、例えば、リーク電流などが流れて電力を消費することになる。したがって、電源スイッチにより不必要な機能ブロックに電力を供給しなければ、リーク電流などが発生せず、その結果、消費電力を低減できるのである。
図５４は、本発明者らが検討した技術であって、ＳＯＣを構成する半導体チップＣＨＰを示す上面図である。図５４において、半導体チップＣＨＰは矩形形状をしており、中央部にコア領域ＣＲが形成されている。そして、コア領域ＣＲの外側にはＩ／Ｏ領域ＩＯＲが形成されている。図５４に示すように、コア領域ＣＲは、例えば、機能ブロックＡ〜機能ブロックＦのように分割され、例えば、機能ブロックＡにはＣＰＵが形成され、機能ブロックＢにはメモリが形成される。機能ブロックＡ〜機能ブロックＦのそれぞれの境界には複数の電源スイッチＳＷからなる電源スイッチ列ＳＷＬが設けられており、この電源スイッチＳＷをオンすることによって機能ブロックＡ〜機能ブロックＦへ独立に電力を供給することができ、かつ、電源スイッチＳＷをオフすることにより機能ブロックＡ〜機能ブロックＦへの電力の供給を個別に遮断することができる。
電源スイッチＳＷは、機能ブロックに形成されているＣＰＵやメモリを動作させるのに必要な電源配線と基準配線のいずれかに接続されている。つまり、コア領域ＣＲに形成されているＣＰＵやメモリを動作させるためには、電源電位を供給する電源配線とＧＮＤ電位（基準電位）を供給する基準配線が必要であり、どちらか一方の配線に電源スイッチＳＷを設けることにより、コア領域ＣＲに形成されている機能ブロックへ電力供給および電力遮断を行なうことができる。
ここで、ＳＯＣを構成する半導体チップＣＨＰに電源電位や基準電位を供給する一般的な方法としては、外部から供給される電源電位や基準電位を半導体チップＣＨＰに設けられた電源パッドＶＤＤＰＤあるいは基準パッドＶＳＳＰＤを介してコア領域ＣＲに供給することがあげられる。図５４に示すように、電源パッドＶＤＤＰＤおよび基準パッドＶＳＳＰＤは、通常、半導体チップＣＨＰの外周部に設けられたＩ／Ｏ領域ＩＯＲに配置される。このため、例えば、機能ブロックＤに電力を供給するには、Ｉ／Ｏ領域ＩＯＲに配置された基準パッドＶＳＳＰＤと機能ブロックＤに形成された電源スイッチＳＷとを配線で接続する必要がある。図５４では、Ｉ／Ｏ領域ＩＯＲに配置された基準パッドＶＳＳＰＤ（Ｐ点）とコア領域ＣＲの機能ブロックＤに形成されている電源スイッチＳＷ（Ｑ点）が配線で接続されている。ここでは、基準電位を供給する配線（基準配線）に電源スイッチＳＷが接続されていることを前提としている。
図５５は、図５４のＰ点とＱ点間の断面を示す断面模式図である。図５５に示すように、基準パッドＶＳＳＰＤと機能ブロックＤとは配線で接続されており、機能ブロックＤの境界付近に電源スイッチＳＷが設けられている。基準パッドＶＳＳＰＤ（Ｐ点）から電源スイッチＳＷの上部（Ｑ点）までを接続している配線の配線抵抗を抵抗Ｒ０とし、Ｑ点から垂直方向に電源スイッチＳＷまでを接続している配線の配線抵抗を抵抗Ｒ２とする。さらに、電源スイッチＳＷから機能ブロックＤの中心部までを接続している配線の配線抵抗を抵抗Ｒ１とする。このとき、抵抗Ｒ１および抵抗Ｒ２に比べて抵抗Ｒ０は大きくなる。すなわち、半導体チップＣＨＰの外周部にある基準パッドＶＳＳＰＤ（Ｐ点）と半導体チップＣＨＰの中央部にある電源スイッチＳＷの上部（Ｑ点）との距離は、大きくなるので、抵抗Ｒ０は大きくなる。
このとき、抵抗Ｒ０が大きくなると、機能ブロックＤに基準電位を供給する際に生じる電圧降下（電源ドロップ）が問題となる。例えば、半導体チップＣＨＰのサイズを約１０ｍｍ□とすると、半導体チップＣＨＰの外周領域（Ｉ／Ｏ領域ＩＯＲ）に配置されている基準パッドＶＳＳＰＤ（Ｐ点）と半導体チップＣＨＰの中央領域（コア領域ＣＲ）に配置されている電源スイッチＳＷ（Ｑ点）との距離が大きくなるので、その配線の抵抗Ｒ０は、例えば、約２００ｍΩとなる。いま、動作時の機能ブロックＤにおいて、電源電位と基準電位との間に流れる電流を１００ｍＡとすると、機能ブロックＤに基準電位を供給する際に生じる電圧降下は約２０ｍＶになる。機能ブロックＤには電源電位も供給されており、電源電位を供給する配線も半導体チップＣＨＰのＩ／Ｏ領域ＩＯＲから引き出されているので、電源電位を供給する配線の抵抗を上述した抵抗Ｒ０と同等程度の値を持つ。したがって、機能ブロックＤにおいては、基準電位を供給する配線に基づく電圧降下（約２０ｍＶ）と電源電位を供給する配線に基づく電圧降下（約２０ｍＶ）が生じ、合わせて約４０ｍＶの電圧降下が生じることになる。電源電位と基準電位の差である電源電圧は約１．２Ｖであり、この約１．２Ｖの電源電圧でコア領域ＣＲに形成されている回路が動作するようになっている。電源電圧の変動に対してある程度マージンが取られており、約１．２Ｖの電源電圧に対して±０．１Ｖが許容範囲となっている。上述したように、機能ブロックＤとＩ／Ｏ領域ＩＯＲとの配線に基づく電圧降下は約４０ｍＶにもなり、許容されるマージン（±０．１Ｖ）の４０％を占めるまでになっている。電圧変動は上述した現象以外でも発生するので、４０％を占める電圧降下は問題となる。つまり、電圧変動が許容範囲を超えてしまうと、例えば、機能ブロックＤに形成されている回路の動作不良を招くことになり、半導体装置の信頼性が低下することになる。特に、コア領域ＣＲに形成されている回路の動作電圧は低下する傾向があり、動作電圧が低下すると、上述した電圧降下による電圧変動の影響がより大きくなる。
本発明の目的は、コア領域を複数の機能ブロックに分割し、分割した機能ブロックごとに電力供給および電力遮断することにより低電力化を実現できる半導体装置において、コア領域に形成されている回路を動作させる動作電圧の変動を小さくできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、コア領域と前記コア領域の外側に形成された入出力領域とを備え、前記コア領域には、少なくとも、演算部と前記演算部からのデータを保持するメモリが形成され、前記入出力領域には、前記コア領域に形成された前記演算部あるいは前記メモリと外部とのデータの入出力を行なうための入出力回路が形成されている半導体チップを含む半導体装置に関するものである。このとき、前記半導体チップは、（ａ）前記演算部および前記メモリに電源電位を供給する第１配線と、（ｂ）前記演算部に前記電源電位よりも低い電位を供給する第２配線と、（ｃ）前記メモリに前記電源電位よりも低い電位を供給する第３配線と、（ｄ）基準電位を供給する基準配線とを備える。さらに、（ｅ）前記第２配線と前記基準配線との電気的な接続および切断を行なう第１スイッチと、（ｆ）前記第３配線と前記基準配線との電気的な接続および切断を行なう第２スイッチと、（ｇ）前記第１配線と電気的に接続する複数の第１パッドと、（ｈ）前記基準配線と電気的に接続する複数の第２パッドとを有する。ここで、複数の前記第１パッドおよび複数の前記第２パッドは前記コア領域に形成され、かつ、前記第１スイッチおよび前記第２スイッチも前記コア領域に形成されていることを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
電源電位を供給する電源パッドおよび基準電位を供給する基準パッドとを半導体チップのコア領域に形成する。さらに、コア領域を複数の機能ブロックに分割し、分割した機能ブロックごとに電力供給および電力遮断を実現するために設けられた電源スイッチもコア領域に形成する。ここで、例えば、基準電位を供給する基準パッドと電源スイッチは電気的に接続される。このとき、基準パッドと電源スイッチはともにコア領域に配置されるので、基準パッドと電源スイッチとの間を接続する配線の抵抗を低減することができる。これにより、基準パッドと電源スイッチとを結ぶ配線の抵抗を低減できるので、基準パッドと電源スイッチとの間の電圧降下を小さくすることができる。したがって、半導体チップの動作電圧の変動を小さくすることができ、半導体チップの信頼性を向上することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。本実施の形態１における半導体装置は、１つの半導体チップにシステムを形成するＳＯＣ（System On Chip）である。
図１はＳＯＣである半導体チップＣＨＰのブロックを示す図である。図１に示すように、半導体チップＣＨＰは矩形形状をしており、外周部にＩ／Ｏ領域ＩＯＲが形成され、Ｉ／Ｏ領域ＩＯＲの内部にコア領域ＣＲが形成されている。
Ｉ／Ｏ領域ＩＯＲには、コア領域ＣＲに形成されている回路と半導体チップＣＨＰの外部とのデータのやりとりを行なうための入出力回路、３．３Ｖ電源（ＶＣＣ電源）と１．２Ｖ電源（ＶＤＤ電源）との変換を行なうレベルシフタ回路などが形成されている。入出力回路は、例えば、３．３Ｖ電源により動作するようになっており、レベルシフタ回路は、３．３Ｖ電源と１．２Ｖ電源とを使用するように構成されている。
一方、コア領域ＣＲにはシステムを構成する回路が形成されている。例えば、図１に示すように、コア領域ＣＲには、演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦ、遮断外回路ＳＧＣ、システムコントローラＳＹＳＣ、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５およびアナログ回路Ａｌｇ１、Ａｌｇ２などが形成されている。コア領域ＣＲに形成されている回路のうち演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦ、遮断外回路ＳＧＣなどは、１．２Ｖ電源で動作するようになっている。コア領域ＣＲに形成されているシステムコントローラＳＹＳＣ、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５、アナログ回路Ａｌｇ１、Ａｌｇ２などは３．３Ｖ電源で動作するようになっている。
コア領域ＣＲでは、演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦ、遮断外回路ＳＧＣ、システムコントローラＳＹＳＣ、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５およびアナログ回路Ａｌｇ１、Ａｌｇ２などの機能ブロックが別々の領域に形成されており、これらの機能ブロックを組み合わせてシステムが構築されている。システムを構成する各機能ブロックは常時動作させる必要がある機能ブロックと常時動作させる必要のない機能ブロックに分けられており、常時動作させる必要のない機能ブロックには、電力の供給および遮断を行なう電源スイッチＳＷ１〜ＳＷ５が設けられている。例えば、演算部ＣＰＵを構成する機能ブロックには電源スイッチＳＷ１が設けられており、メモリＲＡＭを構成する機能ブロックには電源スイッチＳＷ２が設けられている。さらに、プロセッサＤＳＰを構成する機能ブロックには電源スイッチＳＷ３が設けられており、インターフェース回路ＩＦを構成する機能ブロックには電源スイッチＳＷ４が設けられている。また、アナログ回路Ａｌｇ２を構成する機能ブロックには電源スイッチＳＷ５が設けられている。このような機能ブロックに設けられている電源スイッチＳＷ１〜ＳＷ５は各機能ブロックに複数個形成されており電源スイッチ列ＳＷＬ１〜ＳＷＬ５を構成している。一方、例えば、遮断外回路ＳＧＣ、システムコントローラＳＹＳＣ、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５およびアナログ回路Ａｌｇ１は常時動作させる必要があるので電力供給を遮断する電源スイッチは設けられていない。
本実施の形態１における半導体チップＣＨＰは上記のように構成されており、以下にコア領域ＣＲに形成されている各機能ブロックの機能について簡単に説明する。まず、演算部ＣＰＵは、各機能ブロックを制御する機能およびデータの計算や加工を行なう機能を有している。メモリＲＡＭはデータやプログラムを記憶するものであり、プロセッサＤＳＰは音声や映像の処理に特化した特殊なマイクロプロセッサである。インターフェース回路ＩＦは、データの送受信を行なうための機能ブロックであり、遮断外回路ＳＧＣは、リアルタイムクロック（ＲＴＣ）生成回路やシステム監視回路などから構成される機能ブロックである。アナログ回路Ａｌｇ１およびアナログ回路Ａｌｇ２はアナログ信号処理を行なう機能ブロックであり、アナログ回路Ａｌｇ２は常時動作させる必要のない回路を示しており、アナログ回路Ａｌｇ１は常時動作させる必要のある回路を示している。システムコントローラＳＹＳＣは、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５を制御する機能を有し、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５は、電源スイッチＳＷ１〜ＳＷ５のオン／オフを制御する機能を有している。このように構成された機能ブロックの組み合わせにより１つのシステムが形成されている。
次に、コア領域ＣＲに形成されている各機能ブロックと電源スイッチとの接続関係について説明する。図２は、コア領域ＣＲに形成されている各機能ブロックと電源スイッチとの接続関係を示すブロック図である。
図２に示すように、例えば、演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦおよび遮断外回路ＳＧＣには、１．２Ｖ電源電位（ＶＤＤ電位）を供給する電源配線ＶＤＤが接続されている。そして、演算部ＣＰＵには、ＶＤＤ電位よりも低い電位を供給する配線ＶＳＳＭ１が接続されている。同様に、メモリＲＡＭには、ＶＤＤ電位よりも低い電位を供給する配線ＶＳＳＭ２が接続されており、プロセッサＤＳＰには、ＶＤＤ電位よりも低い電位を供給する配線ＶＳＳＭ３が接続されている。さらに、インターフェース回路ＩＦには、ＶＤＤ電位よりも低い電位を供給する配線ＶＳＳＭ４が接続されている。電源配線ＶＤＤは演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦおよび遮断外回路ＳＧＣに共通しているのに対し、各配線ＶＳＳＭ１〜ＶＳＳＭ４は互いに独立した配線となっている。そして、各配線ＶＳＳＭ１〜ＶＳＳＭ４は、電源スイッチＳＷ１〜ＳＷ４を介して基準電位（０Ｖ電位、接地電位）を供給する基準配線ＶＳＳ１に接続されている。遮断外回路ＳＧＣには、電源スイッチを介さずに基準配線ＶＳＳ１が直接接続されている。
一方、アナログ回路Ａｌｇ１およびアナログ回路Ａｌｇ２には、３．３Ｖ電源電位（ＶＣＣ電位）を供給する電源配線ＶＣＣが接続されている。そして、アナログ回路Ａｌｇ２にはＶＣＣ電位よりも低い電位を供給する配線ＶＳＳＭ５が接続されており、この配線ＶＳＳＭ５は電源スイッチＳＷ５を介して基準電位を供給する基準配線ＶＳＳ２に接続されている。アナログ回路Ａｌｇ１は配線ＶＳＳＭ５および電源スイッチＳＷ５を介さずに直接基準配線ＶＳＳ２に接続されている。
電源スイッチＳＷ１〜ＳＷ５は、例えば、ｎチャネル型電界効果トランジスタ（ｎ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））から構成されている。そして、ｎ型ＭＩＳＦＥＴのドレイン領域が各配線ＶＳＳＭ１〜ＶＳＳＭ５に接続され、ｎ型ＭＩＳＦＥＴのソース領域が基準配線ＶＳＳ１、ＶＳＳ２に接続されている。電源スイッチＳＷ１〜ＳＷ５を構成する各ｎ型ＭＩＳＦＥＴのゲート電極は、各電源スイッチコントローラＳＷＣ１〜ＳＷＣ５に接続され、各電源スイッチコントローラＳＷＣ１〜ＳＷＣ５はシステムコントローラＳＹＳＣに接続されている。
このように、例えば、演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦおよびアナログ回路Ａｌｇ２のように常時動作させる必要がない回路には、個々に配線ＶＳＳＭ１〜ＶＳＳＭ５が設けられ、この配線ＶＳＳＭ１〜ＶＳＳＭ５が電源スイッチＳＷ１〜ＳＷ５を介して基準配線ＶＳＳ１、ＶＳＳ２に接続されている。これに対し、例えば、遮断外回路ＳＧＣやアナログ回路Ａｌｇ１のように常時動作させる必要のある回路は、電源スイッチを介さずに直接基準配線ＶＳＳ１、ＶＳＳ２が接続されている。このように構成することにより、常時動作させる必要がない回路において、機能ブロック毎に電力の供給および遮断を実現することができるので、半導体チップＣＨＰの消費電力を低減することができるのである。以下に、機能ブロック毎の電力の供給および遮断を行なう動作について説明する。
例えば、演算部ＣＰＵに電力を供給して動作状態にする場合について説明する。まず、システムコントローラＳＹＳＣから電源スイッチＳＷ１をオンする指示が電源スイッチコントローラＳＷＣ１に出力されると、電源スイッチコントローラＳＷＣ１はＨｉレベルの信号を電源スイッチＳＷ１のゲート電極に印加する。すると、電源スイッチＳＷ１を構成するｎ型ＭＩＳＦＥＴがオンして基準配線ＶＳＳ１と配線ＶＳＳＭ１が電気的に接続される。このため、配線ＶＳＳＭ１に基準電位が供給される。一方、演算部ＣＰＵに接続されている電源配線ＶＤＤにはＶＤＤ電位（１．２Ｖ）が印加されているので、電源配線ＶＤＤと配線ＶＳＳＭ１との間に配置されている演算部ＣＰＵには１．２Ｖの電圧が印加されることになるので、演算部ＣＰＵが動作状態になる。
次に、演算部ＣＰＵに供給されている電力を遮断して演算部ＣＰＵを休止状態にする場合について説明する。まず、電源配線ＶＤＤにより演算部ＣＰＵにＶＤＤ電位が供給されているとともに、電源スイッチＳＷ１がオンすることにより基準配線ＶＳＳ１と配線ＶＳＳＭ１が電気的に接続されているとする。この場合、配線ＶＳＳＭ１には基準電位が供給されているので、演算部ＣＰＵは動作状態にある。この状態で、システムコントローラＳＹＳＣから電源スイッチＳＷ１をオフする指示が電源スイッチコントローラＳＷＣ１に出力されるとする。すると、電源スイッチコントローラＳＷＣ１はＬｏレベルの信号を電源スイッチＳＷ１のゲート電極に印加する。このため、電源スイッチＳＷ１を構成するｎ型ＭＩＳＦＥＴがオフして基準配線ＶＳＳ１と配線ＶＳＳＭ１が電気的に遮断される。したがって、配線ＶＳＳＭ１に基準電位が供給されなくなり配線ＶＳＳＭ１の電位が上昇する。このことから、電源配線ＶＤＤと配線ＶＳＳＭ１との間に配置されている演算部ＣＰＵには１．２Ｖの電圧が印加されなくなるので、演算部ＣＰＵが休止状態になる。
このようにして電源スイッチＳＷ１のオン／オフを制御することにより演算部ＣＰＵへの電力供給および電力遮断を制御することができることがわかる。ここでは、演算部ＣＰＵの動作状態と休止状態を電源スイッチＳＷ１で制御する例について説明しているが、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦおよびアナログ回路Ａｌｇ２についても同様である。すなわち、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦおよびアナログ回路Ａｌｇ２の動作状態と休止状態を電源スイッチＳＷ２〜ＳＷ５のオン／オフを制御することにより切り替えることができる。
なお、常時動作状態を維持する必要のある遮断外回路ＳＧＣやアナログ回路Ａｌｇ１は、電源スイッチを介さずに直接基準配線ＶＳＳ１、ＶＳＳ２に接続されているので、常時動作状態となっている。
以上のことから、必要な回路だけを動作状態にする一方、不必要な回路を休止状態にすることができるので、半導体チップＣＨＰで消費する電力を必要最小限にすることができる。例えば、図２において、演算部ＣＰＵとメモリＲＡＭだけを動作状態にする必要があり、プロセッサＤＳＰ、インターフェース回路ＩＦおよびアナログ回路Ａｌｇ２が不必要な場合は、電源スイッチＳＷ１と電源スイッチＳＷ２をオンする一方、電源スイッチＳＷ３〜ＳＷ５をオフすることで、半導体チップＣＨＰで消費する電力を必要最小限に低減することができる。
次に、各機能ブロックの内部構成について説明する。図３は、機能ブロックの１つである演算部ＣＰＵの内部構成および演算部ＣＰＵと電源スイッチコントローラとの接続関係を示す図である。図３において、演算部ＣＰＵはコア領域内に形成されており、例えば、矩形領域をしている。このような形状の演算部ＣＰＵには、外周部に電源リングが配置されており、この電源リングはＶＤＤ電位を供給する配線と基準電位を供給する配線から形成されている。電源リングの内側には論理回路が形成されている。論理回路は複数の論理素子（ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路など）から形成されており、複数のセル列ＣＬＲを有している。つまり、論理回路領域は、複数のセル列ＣＬＲに分割され、分割されている各セル列ＣＬＲ内に複数の論理素子が配列されている。セル列ＣＬＲごとに電源電位（ＶＤＤ電位）を供給する電源配線ＶＤＤと、ＶＤＤ電位よりも低い電位を供給する配線ＶＳＳＭ１と、基準電位を供給する基準配線ＶＳＳが配置されている。そして、電源配線ＶＤＤと配線ＶＳＳＭ１との間に論理素子が並列に配置されている。さらに、各セル列ＣＬＲに配置されている配線ＶＳＳＭ１と基準配線ＶＳＳとの間には、電源スイッチＳＷ１が設けられている。各セル列ＣＬＲには、一対の電源スイッチＳＷ１が設けられており、これらの一対の電源スイッチＳＷ１はセル列ＣＬＲの両端に配置されている。なお、各セル列ＣＬＲに形成されている電源配線ＶＤＤは、電源リングを構成する配線のうちＶＤＤ電位を供給する配線と接続されており、各セル列ＣＬＲに形成されている基準配線ＶＳＳは、電源リングを構成する配線のうち基準電位を供給する配線と接続されている。
各セル列ＣＬＲに形成されている電源スイッチＳＷ１は、例えば、ｎ型ＭＩＳＦＥＴから形成され、このｎ型ＭＩＳＦＥＴのゲート電極が電源スイッチコントローラＳＷＣ１に接続されている。すなわち、各セル列ＣＬＲに形成されているｎ型ＭＩＳＦＥＴのゲート電極は互いに接続されて電源スイッチコントローラＳＷＣ１に接続されている。
このように演算部ＣＰＵは複数のセル列ＣＬＲを有しており、これらのセル列ＣＬＲ内に形成されている論理素子により演算部ＣＰＵの機能が実現される。つまり、セル列ＣＬＲごとに(又はセル列ＣＬＲを複数まとめて)電源スイッチＳＷ１が設けられているが、セル列ＣＬＲのすべてをオン／オフさせることにより演算部ＣＰＵの機能を実現することができることから、各セル列ＣＬＲに設けられた電源スイッチＳＷ１は同時にオン／オフ制御できるようになっている。
例えば、演算部ＣＰＵを動作状態にする場合には、電源スイッチコントローラＳＷＣ１により各セル列ＣＬＲに設けられている電源スイッチＳＷ１のゲート電極にＨｉレベルの信号を印加する。電源スイッチコントローラＳＷＣ１には、各セル列ＣＬＲに設けられている電源スイッチＳＷ１のゲート電極が共通して接続されているため、電源スイッチコントローラＳＷＣ１から出力されたＨｉレベルの信号により、すべてのセル列ＣＬＲにおいて電源スイッチＳＷ１がオンする。これにより、すべてのセル列ＣＬＲで配線ＶＳＳＭ１が基準配線ＶＳＳと電気的に接続され、配線ＶＳＳＭ１に基準電位が供給される。したがって、演算部ＣＰＵを構成するすべてのセル列ＣＬＲが動作状態となり、演算部ＣＰＵが機能する。
演算部ＣＰＵを休止状態にする場合には、電源スイッチコントローラＳＷＣ１により各セル列ＣＬＲに設けられている電源スイッチＳＷ１のゲート電極にＬｏレベルの信号を印加する。電源スイッチコントローラＳＷＣ１には、各セル列ＣＬＲに設けられている電源スイッチＳＷ１のゲート電極が共通して接続されているため、電源スイッチコントローラＳＷＣ１から出力されたＬｏレベルの信号により、すべてのセル列ＣＬＲにおいて電源スイッチＳＷ１がオフする。これにより、すべてのセル列ＣＬＲで配線ＶＳＳＭ１が基準配線ＶＳＳと電気的に遮断され、配線ＶＳＳＭ１に基準電位が供給されなくなる。これにより、演算部ＣＰＵを構成するすべてのセル列ＣＬＲが休止状態となり、演算部ＣＰＵの機能が停止する。
このようにして各セル列ＣＬＲに設けられた電源スイッチＳＷ１をオン／オフ制御することにより演算部ＣＰＵへの電力供給および電力遮断を制御することができることがわかる。ここでは、演算部ＣＰＵの内部構成について説明したが、例えば、メモリＲＡＭなどの他の機能ブロックの基本構成も同様である。
次に、本実施の形態１の特徴の１つである半導体チップＣＨＰのパッドと電源スイッチ列との配置関係について説明する。図４は、本実施の形態１における半導体チップＣＨＰにおいて、パッドの配置位置と電源スイッチ列ＳＷＬの配置位置の関係を示す平面図である。図４において、本実施の形態１における半導体チップＣＨＰは矩形形状をしており、外周部にＩ／Ｏ領域ＩＯＲが形成されている。そして、Ｉ／Ｏ領域ＩＯＲの内側にはコア領域ＣＲが形成されている。Ｉ／Ｏ領域ＩＯＲの内部には上述したように入出力回路やレベルシフタ回路が形成されるが、Ｉ／Ｏ領域ＩＯＲの表面には信号パッドＳＰＤが形成されている。信号パッドＳＰＤは半導体チップＣＨＰの外部から信号を入力する際の端子として機能し、かつ、半導体チップＣＨＰの内部から信号を出力する際の端子としても機能するものである。信号パッドＳＰＤは、Ｉ／Ｏ領域ＩＯＲに形成されている入出力回路などを経由してコア領域ＣＲに形成されている内部回路に接続されている。さらに、Ｉ／Ｏ領域ＩＯＲには、図示していないが、Ｉ／Ｏ領域ＩＯＲで使用するＶＣＣ電源（３．３Ｖ）を供給するパッドも形成されている。Ｉ／Ｏ領域ＩＯＲに形成される入出力回路などは、ＭＩＳＦＥＴを用いて形成されるが、ＶＣＣ電源（３．３Ｖ）を使用する素子であるため、入出力回路などを構成するＭＩＳＦＥＴのゲート絶縁膜は、後述するＶＤＤ電源（１．２Ｖ）を使用するＭＩＳＦＥＴのゲート絶縁膜に比べて膜厚が厚くなっている。このようにゲート絶縁膜の膜厚が厚いＭＩＳＦＥＴを厚膜ＭＩＳＦＥＴと呼ぶことにする。
Ｉ／Ｏ領域ＩＯＲの内側に形成されているコア領域ＣＲには、図１に示すように演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦ、遮断外回路ＳＧＣ、システムコントローラＳＹＳＣ、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５およびアナログ回路Ａｌｇ１、Ａｌｇ２などが形成されている。これらの機能ブロックを図４では、機能ブロックＡ〜機能ブロックＦとして示している。すなわち、図４に示す機能ブロックＡ〜機能ブロックＦは、コア領域を独立に分割するように形成されており、上述した内部回路が形成されている。機能ブロックＡ〜機能ブロックＦを構成する内部回路は、ＶＤＤ電源（１．２Ｖ）を使用するＭＩＳＦＥＴから構成されているため、Ｉ／Ｏ領域ＩＯＲの入出力回路で使用される厚膜ＭＩＳＦＥＴに比べて、ゲート絶縁膜の膜厚が薄くなっている。このように、ゲート絶縁膜の薄いＭＩＳＦＥＴを薄膜ＭＩＳＦＥＴと呼ぶことにする。
機能ブロックＡ〜機能ブロックＦの境界には、例えば、複数の電源スイッチＳＷからなる電源スイッチ列ＳＷＬが形成されている。この電源スイッチ列ＳＷＬを構成する個々の電源スイッチＳＷをオン／オフすることにより、図２および図３に示すように、個々の機能ブロックＡ〜機能ブロックＦに基準電位を供給したり遮断したりすることができるようになっている。つまり、電源スイッチＳＷは、機能ブロックＡ〜機能ブロックＦをそれぞれ独立に動作状態や休止状態にすることができるように設けられているものである。この電源ＳＷは、例えば、ｎ型ＭＩＳＦＥＴから形成されており、特に、厚膜ＭＩＳＦＥＴから形成することが望ましい。厚膜ＭＩＳＦＥＴによれば、ゲート絶縁膜が厚いので、ゲート絶縁膜を流れるリーク電流を低減することができるからである。つまり、電源ＳＷをオフしている際に流れるリーク電流を低減することができ、半導体チップＣＨＰ全体の消費電力の低減に有効であるからである。なお、コア領域ＣＲには電源スイッチＳＷによって基準電位の供給や遮断を行なわずに常に動作状態にある機能ブロックも存在するが、以下に示す記載では、図面上、常に動作状態にある機能ブロックは省略し、電源スイッチＳＷによって基準電位の供給や遮断を行なう機能ブロックだけを図示することにする。
さらに、コア領域ＣＲの表面には電源パッドＶＤＤＰＤと基準パッドＶＳＳＰＤが形成されている。このようにコア領域ＣＲの表面に電源パッドＶＤＤＰＤおよび基準パッドＶＳＳＰＤを設けている点に特徴の１つがある。電源パッドＶＤＤＰＤとはＶＤＤ電位（１．２Ｖ）をコア領域ＣＲ内の機能ブロックＡ〜機能ブロックＦに供給するパッドであり、基準パッドＶＳＳＰＤとは基準電位をコア領域ＣＲ内の機能ブロックＡ〜機能ブロックＦに供給するパッドである。
ここで、ＳＯＣを構成する半導体チップＣＨＰに電源電位や基準電位を供給する一般的な方法としては、外部から供給される電源電位や基準電位を半導体チップＣＨＰに設けられた電源パッドＶＤＤＰＤあるいは基準パッドＶＳＳＰＤを介してコア領域ＣＲに供給することがあげられる。
発明が解決しようとする課題で説明しているように、電源パッドＶＤＤＰＤおよび基準パッドＶＳＳＰＤをＩ／Ｏ領域ＩＯＲに配置すると、例えば、Ｉ／Ｏ領域ＩＯＲに配置した基準パッドＶＳＳＰＤとコア領域ＣＲの中心部に位置する機能ブロックＤとを接続する配線が長くなり、配線抵抗が増加するのである。配線抵抗が増加すると、基準電位を供給する際に生じる電圧降下が大きくなり、半導体装置の信頼性低下を招くことになる。
そこで、本実施の形態１では、コア領域ＣＲに基準パッドＶＳＳＰＤを配置するように構成している。これにより、図４に示すように、コア領域の中心部に位置する機能ブロックＤに基準電位を供給するには、機能ブロックＤ上に設けられた基準パッドＶＳＳＰＤから電源スイッチＳＷを介して供給するように配線を形成すればよい。このときの配線の距離ＰＱ（図４）は、Ｉ／Ｏ領域ＩＯＲに基準パッドＶＳＳＰＤを設けた図５４の配線の距離ＰＱ（図５４）に比べて遥かに短くなることがわかる。
例えば、図５は、図４のＰ点とＱ点間付近の断面を示す断面模式図である。図５に示すように、基準パッドＶＳＳＰＤと機能ブロックＤとは配線で接続されており、機能ブロックＤの境界付近に電源スイッチＳＷが設けられている。基準パッドＶＳＳＰＤ（Ｐ点）から電源スイッチＳＷの上部（Ｑ点）までを接続している配線の配線抵抗を抵抗Ｒ１とし、Ｑ点から垂直方向に電源スイッチＳＷまでを接続している配線の配線抵抗を抵抗Ｒ２とする。さらに、電源スイッチＳＷから機能ブロックＤの中心部までを接続している配線の配線抵抗を抵抗Ｒ１とする。すると、基準パッドＶＳＳＰＤから機能ブロックＤの中心位置までの配線抵抗は２×Ｒ１＋Ｒ２となる。この配線抵抗（２×Ｒ１＋Ｒ２）を図５５に示す配線抵抗（Ｒ０＋Ｒ１＋Ｒ２）と比較してみる。Ｒ０がＲ１やＲ２に比べて遥かに大きくなることを考慮すると、本実施の形態１のように機能ブロックＤ上に基準パッドＶＳＳＰＤを設ける構成では、電源スイッチＳＷを介した基準パッドＶＳＳＰＤと機能ブロックＤの内部との配線抵抗は小さくなることがわかる。したがって、基準パッドＶＳＳＰＤと電源スイッチＳＷとの間の配線抵抗を小さくすることができるので、基準パッドＶＳＳＰＤから基準電位を供給する際に生じる電圧降下を小さくすることができる。つまり、コア領域ＣＲを複数の機能ブロックＡ〜機能ブロックＦに分割し、分割した機能ブロックＡ〜機能ブロックＦごとに電力供給および電力遮断することにより低電力化を実現できる半導体装置において、コア領域ＣＲに形成されている回路を動作させる動作電圧の変動を小さくできるのである。
さらに、電源スイッチＳＷの配置と基準パッドＶＳＳＰＤの配置との位置関係の詳細について説明する。図６は、図４の点線で囲んだ領域ＲＡを拡大した図である。図６において、機能ブロックＤは複数のセル列ＣＬＲから構成され、個々のセル列ＣＬＲの両端に電源スイッチＳＷが配置されている。そして、電源スイッチＳＷがセル列ＣＬＲの並んでいる方向に複数並べられて電源スイッチ列ＳＷＬが形成されている。図６において、例えば、セル列ＣＬＲには、電源配線ＶＤＤ、配線ＶＳＳＭおよび基準配線ＶＳＳが形成されている。そして、中央部に位置するセル列ＣＬＲの上部に基準パッドＶＳＳＰＤが形成されている。この基準パッドＶＳＳＰＤは、セル列ＣＬＲの両端に位置する電源スイッチ列ＳＷＬの中間に配置されている。このように基準パッドＶＳＳＰＤを一対の電源スイッチ列ＳＷＬの中心（セル列ＣＬＲの中央）に配置する点が本実施の形態１の１つの特徴である。これにより、基準パッドＶＳＳＰＤと機能ブロックＤ（セル列ＣＬＲ）内に形成される論理素子との配置が左右対称となり配線抵抗のバランスが良くなる利点があるのである。
図７は、基準パッドＶＳＳＰＤと電源スイッチＳＷとの位置関係を示す図（図６の断面方向の模式図）であり、図８は、図７の等価回路図である。図７に示す符号ａ〜ｆは図８に示す符号ａ〜ｆに対応している。図７および図８に示すように、基準パッドＶＳＳＰＤと電源スイッチＳＷのソース端子が基準配線ＶＳＳを介して接続されており、電源スイッチＳＷのドレイン端子と配線ＶＳＳＭとが接続されている。基準パッドＶＳＳＰＤは機能ブロックＤの両端に配置されている電源スイッチＳＷの中間に置かれている。このとき、基準パッドＶＳＳＰＤから配線ＶＳＳＭの中央（機能ブロックＤの中心）までの距離はａ点からｆ点に至る経路で示されている。このとき、ａ点からｂ点までの配線抵抗はＲであり、ｂ点からｃ点までの配線抵抗はＲｖｉａ２である。また、ｄ点からｅ点までの配線抵抗はＲｖｉａ１であり、ｅ点からｆ点までの配線抵抗はＲとなる。したがって、基準パッドＶＳＳＰＤと機能ブロックＤの中心までの距離を示すａ点〜ｆ点までの配線抵抗は、Ｒｔｏｔａｌ＝２×Ｒ＋Ｒｖｉａ１＋Ｒｖｉａ２となる。
ここで、基準パッドＶＳＳＰＤと機能ブロックＤの中心までの配線抵抗Ｒｔｏｔａｌを具体的に計算すると、例えば、約４０ｍΩとなる。いま、動作時の機能ブロックＤにおいて、電源電位と基準電位との間に流れる電流を１００ｍＡとすると、機能ブロックＤに基準電位を供給する際に生じる電圧降下は約４ｍＶになる。電源パッドＶＤＤＰＤと機能ブロックＤの中心までの配線抵抗も、基準パッドＶＳＳＰＤと機能ブロックＤの中心までの配線抵抗Ｒｔｏｔａｌと同じとすると、機能ブロックＤに電源電位を供給する際に生じる電圧降下も約４ｍＶとなる。したがって、機能ブロックＤにおいては、基準電位を供給する配線に基づく電圧降下（約４ｍＶ）と電源電位を供給する配線に基づく電圧降下（約４ｍＶ）が生じ、合わせて約８ｍＶの電圧降下が生じることになる。電源電位と基準電位の差である電源電圧は約１．２Ｖであり、この約１．２Ｖの電源電圧でコア領域ＣＲに形成されている回路が動作するようになっている。電源電圧の変動に対してある程度マージンが取られており、約１．２Ｖの電源電圧に対して±０．１Ｖが許容範囲となっている。このことから、本実施の形態１によれば、許容されるマージン（±０．１Ｖ）に対して電圧降下が約８ｍＶであるので、電圧降下を許容範囲の８％に抑えることができることがわかる。つまり、発明が解決しようとする課題の欄で説明したように、基準パッドＶＳＳＰＤをＩ／Ｏ領域ＩＯＲに形成する場合は、基準パッドＶＳＳＰＤと機能ブロックＤの中心までの距離が長くなり配線抵抗が増加する。このため、例えば、基準電位を供給する配線に基づく電圧降下（約２０ｍＶ）と電源電位を供給する配線に基づく電圧降下（約２０ｍＶ）が生じ、合わせて約４０ｍＶの電圧降下が生じることになる。この場合、電圧降下が許容されるマージン（±０．１Ｖ）に対して４０％も占めることになる。電圧変動は上述した現象以外でも発生するので、４０％を占める電圧降下は問題となる。すなわち、電圧変動が許容範囲を超えてしまうと、例えば、機能ブロックＤに形成されている回路の動作不良を招くことになり、半導体装置の信頼性が低下することになる。
これに対し、本実施の形態１では、機能ブロックＤ上に基準パッドＶＳＳＰＤを設けているので、電源スイッチＳＷを介した基準パッドＶＳＳＰＤと機能ブロックＤの内部との配線抵抗は小さくなることがわかる。したがって、基準パッドＶＳＳＰＤと電源スイッチＳＷとの間の配線抵抗を小さくすることができるので、基準パッドＶＳＳＰＤから基準電位を供給する際に生じる電圧降下を小さくすることができる。上述したように、例えば、電圧降下を許容範囲の８％程度に抑えることができる。このため、電圧変動を充分に低減でき、例えば、機能ブロックＤに形成されている回路の動作不良を回避して、半導体装置の信頼性を向上することができる。
また、基準パッドＶＳＳＰＤを機能ブロックＤの両端に配置されている電源スイッチＳＷの中間に配置することにより、基準パッドＶＳＳＰＤと機能ブロックＤ（セル列ＣＬＲ）内に形成される論理素子との配置が左右対称となり配線抵抗のバランスが良くなる利点がある。
さらに、基準パッドＶＳＳＰＤは基準配線ＶＳＳに接続されており、基準配線ＶＳＳは電源スイッチＳＷを介して配線ＶＳＳＭに接続されている。このとき、基準パッドＶＳＳＰＤをコア領域ＣＲ内に形成することにより、基準パッドＶＳＳＰＤと配線ＶＳＳＭとの間の距離を短くすることができるので、電源スイッチＳＷをオンして配線ＶＳＳＭに基準電位を供給する際、配線ＶＳＳＭが基準電位に収束する時間を短縮することができ、機能ブロックを休止状態から動作状態に復帰させる時間を速くすることができる。
なお、本実施の形態１では、コア領域ＣＲを分割する任意の機能ブロックを例にあげて
基準パッドＶＳＳＰＤと電源スイッチＳＷとの位置関係について説明しているが、この任意の機能ブロックは、例えば、演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦ、遮断外回路ＳＧＣ、システムコントローラＳＹＳＣ、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５およびアナログ回路Ａｌｇ１、Ａｌｇ２などが形成されているそれぞれの機能ブロックを示しているものである。
（実施の形態２）
本実施の形態２では、基準パッドＶＳＳＰＤの真下に電源スイッチＳＷを配置する例について説明する。
図９は、本実施の形態２における半導体チップＣＨＰを示す平面図である。図９は、前記実施の形態１における半導体チップＣＨＰを示す図４とほぼ同様の構成をしているので、異なる点について説明する。図９に示すように、本実施の形態２における半導体チップＣＨＰでは、コア領域ＣＲに形成されている基準パッドＶＳＳＰＤと電源パッドＶＤＤＰＤの配置位置に特徴がある。つまり、前記実施の形態１では、図４に示すように、基準パッドＶＳＳＰＤを機能ブロックの両端に配置されている電源スイッチＳＷの中間に配置していたが、本実施の形態２では、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを設けている。これにより、前記実施の形態１よりもさらに基準パッドＶＳＳＰＤと機能ブロックとの配線距離を短くすることができる。
図１０は、図９のＰ点およびＱ点付近の断面を示す模式図である。図１０に示すように、機能ブロックＤ〜機能ブロックＦが形成されており、各機能ブロックＤ〜機能ブロックＦの両端には電源スイッチＳＷが形成されている。例えば、図１０に示すように、機能ブロックＤの両端に形成されている電源スイッチＳＷの真上には基準パッドＶＳＳＰＤが形成されている。基準パッドＶＳＳＰＤ（Ｐ点）から電源スイッチＳＷの上部（Ｑ点）を介し、このＱ点から垂直方向に電源スイッチＳＷまでを接続している配線の配線抵抗を抵抗Ｒ２とする。さらに、電源スイッチＳＷから機能ブロックＤの中心部までを接続している配線の配線抵抗を抵抗Ｒ１とする。すると、基準パッドＶＳＳＰＤから機能ブロックＤの中心位置までの配線抵抗はＲ１＋Ｒ２となる。この配線抵抗（Ｒ１＋Ｒ２）を図５に示す配線抵抗（２×Ｒ１＋Ｒ２）と比較してみる。本実施の形態２では、図１０に示すように、基準パッドＶＳＳＰＤの真下に電源スイッチＳＷを設けているため、図５に示す前記実施の形態１のように基準パッドＶＳＳＰＤ（Ｐ点）から電源スイッチＳＷの上部（Ｑ点）までの配線抵抗Ｒ１が存在しない。このため、本実施の形態２では、この配線抵抗Ｒ１の分だけ配線抵抗をさらに低減することができる。したがって、基準パッドＶＳＳＰＤと電源スイッチＳＷとの間の配線抵抗を前記実施の形態１よりもさらに小さくすることができるので、基準パッドＶＳＳＰＤから基準電位を供給する際に生じる電圧降下をさらに小さくすることができる。このことから、電圧変動を充分に低減でき、例えば、機能ブロックに形成されている回路の動作不良を回避して、半導体装置の信頼性を向上することができる。
図１１は、図９の点線で囲んだ領域ＲＢを拡大した図である。図１１において、機能ブロックＤは複数のセル列ＣＬＲから構成され、個々のセル列ＣＬＲの両端に電源スイッチＳＷが配置されている。そして、電源スイッチＳＷがセル列ＣＬＲの並んでいる方向に複数並べられて電源スイッチ列ＳＷＬが形成されている。図１１において、例えば、セル列ＣＬＲには、電源配線ＶＤＤ、配線ＶＳＳＭが形成されている。そして、電源スイッチ列ＳＷＬ上に基準パッドＶＳＳＰＤが形成されていることがわかる。また、電源パッドＶＤＤＰＤは、セル列ＣＬＲの両端に位置する電源スイッチ列ＳＷＬの中間に配置されている。このように基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを配置し、かつ、電源パッドＶＤＤＰＤをセル列ＣＬＲの両端に位置する電源スイッチ列ＳＷＬの中間に配置する点が本実施の形態２の特徴の１つである。
図１２は、基準パッドＶＳＳＰＤと電源スイッチＳＷとの位置関係を示す図（図１１の断面方向の模式図）であり、図１３は、図１２の等価回路図である。図１２に示す符号ｂ〜ｆ、ｈ、ｉは図１３に示す符号ｂ〜ｆ、ｈ、ｉに対応している。図１２および図１３に示すように、基準パッドＶＳＳＰＤと電源スイッチＳＷのソース端子が基準配線ＶＳＳを介して接続されており、電源スイッチＳＷのドレイン端子と配線ＶＳＳＭとが接続されている。基準パッドＶＳＳＰＤは機能ブロックＤの両端に配置されている電源スイッチＳＷの真上に置かれている。このとき、基準パッドＶＳＳＰＤから配線ＶＳＳＭの中央（機能ブロックＤの中心）までの距離はｂ点からｆ点に至る経路で示されている。このとき、ｂ点からｃ点までの配線抵抗はＲｖｉａ２である。また、ｄ点からｅ点までの配線抵抗はＲｖｉａ１であり、ｅ点からｆ点までの配線抵抗はＲ１となる。したがって、基準パッドＶＳＳＰＤと機能ブロックＤの中心までの距離を示すｂ点〜ｆ点までの配線抵抗は、Ｒｔｏｔａｌ＝Ｒ１＋Ｒｖｉａ１＋Ｒｖｉａ２となる。
ここで、図７および図８に示す前記実施の形態１と比較すると、前記実施の形態１では、ａ点からｂ点に至る配線の配線抵抗Ｒが存在するが、本実施の形態２では、図１２および図１３に示すように、基準パッドＶＳＳＰＤが電源スイッチＳＷの真上に存在するので、ａ点からｂ点に至る配線自体が存在しない。このことから、本実施の形態２では、ａ点からｂ点に至る配線の配線抵抗Ｒの分だけ配線抵抗を低減できる。つまり、前記実施の形態１よりもさらに、基準パッドＶＳＳＰＤと機能ブロックＤの中心との間の配線抵抗を低減することができる。そして、電源パッドＶＤＤＰＤをセル列ＣＬＲの両端に位置する電源スイッチ列ＳＷＬの中間に配置しているので、基準パッドＶＳＳＰＤと機能ブロックＤ（セル列ＣＬＲ）内に形成される論理素子との配置が左右対称となり配線抵抗のバランスが良くなる効果が得られる。
このように本実施の形態２では、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを設けることにより、基準パッドＶＳＳＰＤと機能ブロックとを結ぶ配線の配線抵抗を小さくすることができる点に特徴の１つがある。したがって、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを設けることが望ましいが、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬの平面的位置がずれる場合であっても本実施の形態２と同様の効果が得られることがある。例えば、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間に平面的な重なり領域が存在する場合、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬを結ぶ配線はこの重なり領域を接続するように形成することができる。これにより、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬが存在する場合と同様の配線を形成することができ、本実施の形態２と同様の効果を得ることができるのである。
さらに、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間に平面的な重なり領域が存在しない場合であっても、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの距離が所定値以下である場合には本実施の形態２と同様の効果を得ることができる。このことについて説明する。
図１４は、コア領域の一部を示す上面図である。図１４において、機能ブロックＣ〜機能ブロックＥが形成されており、各機能ブロックＣ〜機能ブロックＥの両端には複数の電源スイッチＳＷからなる電源スイッチ列ＳＷＬが形成されている。電源スイッチ列ＳＷＬの真上には複数の基準パッドＶＳＳＰＤが形成されており、一対の電源スイッチ列ＳＷＬの中間には複数の電源パッドＶＤＤＰＤが形成されている。
横方向に形成された複数の電源パッドＶＤＤＰＤは、配線ＤＬ１０によって互いに接続されており、縦方向に形成された複数の電源パッドＶＤＤＰＤは、配線ＤＬ９によって互いに接続されている。配線ＤＬ１０は電源パッドＶＤＤＰＤと同層に形成された最上層の配線であり、例えば、アルミニウム配線より構成されている。配線ＤＬ９は配線ＤＬ１０の下層に形成された配線であり、例えば、銅配線より構成されている。
同様に、横方向に形成された複数の基準パッドＶＳＳＰＤは、配線ＳＬ１０によって互いに接続されており、縦方向に形成された複数の基準パッドＶＳＳＰＤは、配線ＳＬ９によって互いに接続されている。配線ＳＬ１０は基準パッドＶＳＳＰＤと同層に形成された最上層の配線であり、例えば、アルミニウム配線より構成されている。配線ＳＬ９は配線ＳＬ１０の下層に形成された配線であり、例えば、銅配線より構成されている。配線ＤＬ１０、ＤＬ９および配線ＳＬ１０、ＳＬ９は、幹線となる配線であり電源ネットを構成している。そして、配線ＤＬ１０、ＤＬ９および配線ＳＬ１０、ＳＬ９はメタル層として形成され、膜厚も厚く、かつ、幅も広い低抵抗な配線として形成されている。
ここで、図１４に示すように、最も近い２つの基準パッドＶＳＳＰＤ間の距離をＸとすると、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間の距離がＸ／４以下である場合には、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを配置する場合と同様の効果を得ることができることを説明する。
基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間の距離がＸ／４以下である場合の一例を図１５に示す。図１５に示すように、縦方向に形成されている複数の基準パッドＶＳＳＰＤは基準パッドＶＳＳＰＤの真下に形成されている配線ＳＬ９で接続されている。このとき、電源スイッチ列ＳＷＬは基準パッドＶＳＳＰＤの真下に形成されていないが、電源スイッチ列ＳＷＬと配線ＳＬ９とは平面的に接触する領域を有している。電源スイッチ列ＳＷＬは後述するように半導体基板の最下層のＭＩＳＦＥＴとして形成されており、このＭＩＳＦＥＴ上に形成された多層配線によって最上層の基準パッドＶＳＳＰＤに接続されている。つまり、図１５において、電源スイッチ列ＳＷＬは多層配線に接続されており、多層配線の一部を構成する配線ＳＬ９を介して基準パッドＶＳＳＰＤに接続する。したがって、基準パッドＶＳＳＰＤは真下に形成されている配線ＳＬ９と接続し、この配線ＳＬ９と平面的に接触している電源スイッチ列ＳＷＬとを接続することにより、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合と同様の効果を得ることができる。すなわち、電源スイッチ列ＳＷＬと配線ＳＬ９の接続は、平面的に接触していることから、電源スイッチ列ＳＷＬが配線ＳＬ９の真下にある場合と同等の配線で接続することができ、かつ、配線ＳＬ９の真上に基準パッドＶＳＳＰＤがあることから、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合と同様に配線抵抗を低減することができるのである。
次に、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間の距離がＸ／４以下である場合の他の一例を図１６に示す。図１６に示すように、基準パッドＶＳＳＰＤと平面的に接触するように配線ＳＬ９が形成されており、この配線ＳＬ９と平面的に接触するように電源スイッチ列ＳＷＬが形成されている。しかし、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとは平面的に接触する領域を有していない。したがって、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬを接続する場合、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬがある場合に比べて、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬを接続する配線の長さが長くなり配線抵抗が増加して本実施の形態２と同様の効果を得ることができないと考えられる。
しかし、図１６に示す場合では、基準パッドＶＳＳＰＤと配線ＳＬ９が平面的に接触しており、かつ、配線ＳＬ９と電源スイッチ列ＳＷＬが平面的に接触している。このため、まず、電源スイッチ列ＳＷＬと配線ＳＬ９の接続は、平面的に接触していることから、電源スイッチ列ＳＷＬが配線ＳＬ９の真下にある場合と同等の配線で接続することができる。そして、基準パッドＶＳＳＰＤと配線ＳＬ９の接続は、平面的に接触していることから、配線ＳＬ９が基準パッドＶＳＳＰＤの真下にある場合と同等の配線で接続することができる。このことから、図１６に示す場合であっても、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合と同様に配線抵抗を低減することができるのである。図１６に示すように、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤと接触する領域を有していなくても、基準パッドＶＳＳＰＤと平面的に接触する領域を有している配線ＳＬ９に電源スイッチ列ＳＷＬが平面的に接触するような場合には、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合と同様に配線抵抗を低減することができる。配線ＳＬ９は、膜厚も厚く、かつ、幅の広い低抵抗な幹線として機能することから、基準パッドＶＳＳＰＤと平面的に接触することが前提となっている。このことから、配線ＳＬ９と平面的に接触するように電源スイッチ列ＳＷＬを配置する場合には、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合と同様に配線抵抗を低減することができる。このように基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間の距離がＸ／４以下である場合には、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合と同様に配線抵抗を低減することができることがわかる。
続いて、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間の距離がＸ／４以上である場合の例を図１７に示す。図１７に示すように、基準パッドＶＳＳＰＤと平面的に接触するように配線ＳＬ９が形成されている一方、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤおよび配線ＳＬ９のいずれとも平面的に接触する領域を有していない。このため、図１７に示すように、電源スイッチ列ＳＷＬと配線ＳＬ９との接続には、下層配線である配線ＨＬを用いる必要がある。下層配線である配線ＨＬは、上層配線である配線ＳＬ９などに比べて膜厚が薄く、かつ、幅が狭いので高抵抗である。したがって、電源スイッチ列ＳＷＬと基準パッドＶＳＳＰＤとの接続する配線の配線抵抗は、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合の配線抵抗に比べて増加することになる。つまり、図１７に示す場合では、本実施の形態２と同様の効果を得ることができない。以上より、図１５〜図１７に示すような構造を想定して、本発明者らは電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合と同程度の配線抵抗低減を図ることができる条件を検討した。すなわち、電源スイッチ列ＳＷＬと基準パッドＶＳＳＰＤとの位置関係を考察した結果、本発明者らは、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間の距離がＸ／４以下である場合に、電源スイッチ列ＳＷＬが基準パッドＶＳＳＰＤの真下に形成されている場合と同程度の配線抵抗低減を図ることができることを見出したのである。Ｘ／４という値は単なる設計事項ではなく、図１５〜図１７に示す構造を想定して配線レイアウト的に見出したものであり、本実施の形態２と同等の効果を奏する範囲を明確に規定する特徴的な数値である。
なお、図１４では、基準パッドＶＳＳＰＤの位置が電源スイッチ列ＳＷＬの位置に対してずれているように記載しているが、実際には、基準パッドＶＳＳＰＤの位置決め自由度よりも電源スイッチ列ＳＷＬの位置決め自由度の方が大きい。基準パッドＶＳＳＰＤは半導体チップＣＨＰを実装基板に実装する関係で間隔などが規定されるからである。したがって、基準パッドＶＳＳＰＤの形成位置に対して電源スイッチ列ＳＷＬの位置がずれるというほうが実情に即しているが、便宜上、図１４では、電源スイッチ列ＳＷＬに対して基準パッドＶＳＳＰＤがずれているように記載している。
図１４を用いて電源スイッチ列ＳＷＬと基準パッドＶＳＳＰＤとの平面的な位置関係について説明したが、次に、電源スイッチ列ＳＷＬを構成する電源スイッチＳＷと基準パッドＶＳＳＰＤとの断面構造について説明する。
図１８は、半導体チップのコア領域の一部を示す断面模式図である。図１８に示すように、機能ブロックＡの領域と機能ブロックＢの領域が形成されており、機能ブロックＡおよび機能ブロックＢには薄膜ＭＩＳＦＥＴよりなるコアデバイスが形成されている。コアデバイスは半導体基板上に形成されている。機能ブロックＡと機能ブロックＢの境界には、電源スイッチＳＷ１および電源スイッチＳＷ２が形成されている。電源スイッチＳＷ１および電源スイッチＳＷ２も半導体基板上に形成されており、例えば、厚膜ＭＩＳＦＥＴから構成されている。電源スイッチＳＷ１は、機能ブロックＡの動作状態と休止状態とを切り替えるものであり、電源スイッチＳＷ２は機能ブロックＢの動作状態と休止状態とを切り替えるものである。
機能ブロックＡまたは機能ブロックＢに形成されているコアデバイス上には多層配線が形成されており、この多層配線の最上層に配線ＶＳＳＭ１または配線ＶＳＳＭ２が配置されている。電源スイッチＳＷ１または電源スイッチＳＷ２上にも多層配線が形成されている。電源スイッチＳＷ１のドレイン領域に接続されている多層配線は配線ＶＳＳＭ１と接続されており、電源スイッチＳＷ２のドレイン領域に接続されている多層配線は配線ＶＳＳＭ２と接続されている。さらに、電源スイッチＳＷ１のソース領域に接続されている多層配線（配線ＳＬ１〜配線ＳＬ９よりなる基準配線ＶＳＳ）は最上層で基準パッドＶＳＳＰＤに接続されている。同様に、電源スイッチＳＷ２のソース領域に接続されている多層配線（配線ＳＬ１〜配線ＳＬ９よりなる基準配線ＶＳＳ）も最上層で基準パッドＶＳＳＰＤに接続されている。
次に、電源スイッチＳＷに接続されている多層配線の詳細について図１９を用いて説明する。図１９に示すように、半導体基板ＰＳｕｂには厚膜ＭＩＳＦＥＴからなる電源スイッチＳＷが形成されており、この電源スイッチＳＷ上に多層配線が形成されている。多層配線は配線ＳＬ１〜配線ＳＬ９を積層した構成をしており、配線ＳＬ９上に基準パッドＶＳＳＰＤが形成されている。また、基準パッドＶＳＳＰＤと同層に配線ＳＬ１０が形成されている。配線ＳＬ１〜配線ＳＬ９は、例えば、銅配線から形成されており、配線ＳＬ１０は、アルミニウム配線から形成されている。下層に形成されている配線ＳＬ１から上層に形成されている配線ＳＬ９になるにしたがって、配線の膜厚が厚くなり、かつ、配線幅が大きくなる。すなわち、第１層の配線ＳＬ１の膜厚が最も薄く、かつ、配線幅も小さい。配線ＳＬ２〜配線ＳＬ５までをファイン配線ＦＬと呼び、配線ＳＬ６および配線ＳＬ７をセミグローバル配線ＳＧＬと呼ぶ。そして、配線ＳＬ８および配線ＳＬ９をグローバル配線ＧＬと呼ぶ。基準パッドＶＳＳＰＤの下層に形成されている配線ＳＬ９は、膜厚も厚く、かつ、配線幅も太くなっており、基準電位を供給する幹線となる配線である。
なお、基準パッドＶＳＳＰＤ上にはバンプ電極（突起電極）が形成される場合や基準パッドＶＳＳＰＤ上にいわゆる再配線を形成して基準パッドＶＳＳＰＤとは別の場所にバンプ電極が形成される場合もある。
次に、電源スイッチＳＷの平面的な構成について図２０を用いて説明する。図２０は主に電源スイッチＳＷを示す平面図である。図２０に示すように、矩形形状の拡散層が形成されており、この拡散層の一部がソース領域ＳＲおよびドレイン領域ＤＲとなる。ソース領域ＳＲとドレイン領域ＤＲの間にはゲート絶縁膜（図示せず）を介してゲート電極Ｇが形成されている。このソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧよりなるＭＩＳＦＥＴが電源スイッチＳＷを構成している。この電源スイッチＳＷが拡散層の所定方向に沿って複数形成されており、電源スイッチ列を形成している。
電源スイッチＳＷのソース領域ＳＲにはプラグを介して基準配線ＶＳＳが接続されており、電源スイッチＳＷのドレイン領域ＤＲにはプラグを介して配線ＶＳＳＭが接続されている。配線ＶＳＳＭは機能ブロック内に形成されているセル列ＣＬＲに延在している。このように構成された電源スイッチＳＷをオン／オフ制御することにより、基準電位を供給する基準配線ＶＳＳと配線ＶＳＳＭとの接続および切断が行なわれる。電源スイッチＳＷがオンしている場合には、基準配線ＶＳＳと配線ＶＳＳＭが電気的に接続され、配線ＶＳＳＭを介してセル列ＣＬＲに基準電位が供給される。一方、電源スイッチＳＷがオフしている場合には、基準配線ＶＳＳと配線ＶＳＳＭが電気的に切断され、セル列ＣＬＲに基準電位が供給されないようになっている。
図２１は、図２０のＡ−Ａ線で切断した断面を示す断面模式図である。図２１に示すように、半導体基板に形成されたｐ型ウェルＰＷＬ内にはソース領域ＳＲとドレイン領域ＤＲが交互に形成されており、ソース領域ＳＲとドレイン領域ＤＲの間にはゲート電極Ｇが形成されている。ソース領域ＳＲ，ドレイン領域ＤＲおよびゲート電極Ｇを構成要素とする電源スイッチが複数並んで形成されていることがわかる。
ここで、図１４で説明したように、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間の距離について説明したが、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの間の距離の定義について説明する。図２０に示すように、電源スイッチＳＷが複数並んでいる方向を所定方向（Ｚ方向）とする。すなわち、電源スイッチ列の延在する方向を所定方向とする。そして、拡散層の所定方向と交差する方向の幅をＹとすると、拡散層の中心線は、幅Ｙを２等分に分割する位置（Ｙ／２の位置）を通って所定方向に延在する。この拡散層の中心線を電源スイッチ列の中心線と定義する。このとき、基準パッドＶＳＳＰＤと電源スイッチ列との間の距離（図４や図９に示すＰＱ間の距離、あるいは、図１４に示すＸ／４）を基準パッドＶＳＳＰＤの中心線と電源スイッチ列の中心線との間の距離とする。これにより、基準パッドＶＳＳＰＤと電源スイッチ列との距離が明確に定義されることになる。
なお、本実施の形態２では、コア領域ＣＲを分割する任意の機能ブロックを例にあげて
基準パッドＶＳＳＰＤと電源スイッチＳＷとの位置関係について説明しているが、この任意の機能ブロックは、例えば、演算部ＣＰＵ、メモリＲＡＭ、プロセッサＤＳＰ、インターフェース回路ＩＦ、遮断外回路ＳＧＣ、システムコントローラＳＹＳＣ、電源スイッチコントローラＳＷＣ１〜ＳＷＣ５およびアナログ回路Ａｌｇ１、Ａｌｇ２などが形成されているそれぞれの機能ブロックを示しているものである。
（実施の形態３）
前記実施の形態１および前記実施の形態２では、コア領域ＣＲ上に基準パッドＶＳＳＰＤを配置する例について説明したが、本実施の形態３では、コア領域ＣＲ上だけでなくＩ／Ｏ領域ＩＯＲ上にも基準パッドＶＳＳＰＤを配置する例について説明する。
図２２は、本実施の形態３における半導体チップＣＨＰのレイアウト構成を示す平面図である。図２２は、前記実施の形態１における半導体チップＣＨＰのレイアウト構成を示した図４とほぼ同様の構成をしている。図２２では、前記実施の形態１と同様に、コア領域ＣＲに基準パッドＶＳＳＰＤ１が形成され、この基準パッドＶＳＳＰＤ１が機能ブロックＡ〜機能ブロックＦ上に形成されている。具体的には、各機能ブロックＡ〜機能ブロックＦの境界付近（両端）に形成されている一対の電源スイッチ列ＳＷＬの中間に基準パッドＶＳＳＰＤ１が配置されている。そして、この基準パッドＶＳＳＰＤ１が電源スイッチＳＷを介して各機能ブロックＡ〜機能ブロックＦ内に配置されている配線（図２２では示されていない配線ＶＳＳＭ）に接続されている。このように本実施の形態３においても、基準パッドＶＳＳＰＤ１をコア領域ＣＲ内に配置することにより、基準パッドＶＳＳＰＤ１と電源スイッチＳＷとの距離を短くすることができるので、配線の抵抗を低減することができ、基準パッドＶＳＳＰＤ１から各機能ブロックＡ〜機能ブロックＦ内に供給する基準電位の電圧変動が少なくなる利点を得ることができる。そして、本実施の形態３では、図２２に示すように、Ｉ／Ｏ領域ＩＯＲにも基準パッドＶＳＳＰＤ２が形成されている。
図２３は、基準パッドＶＳＳＰＤ１および基準パッドＶＳＳＰＤ２と電源スイッチＳＷとの位置関係を示す図（図２２の断面方向の模式図）であり、図２４は、図２３の等価回路図である。図２３に示す符号ａ〜ｇは図２４に示す符号ａ〜ｇに対応している。図２３および図２４に示すように、基準パッドＶＳＳＰＤ１と電源スイッチＳＷのソース端子が基準配線ＶＳＳを介して接続されており、電源スイッチＳＷのドレイン端子と配線ＶＳＳＭとが接続されている。基準パッドＶＳＳＰＤ１は機能ブロックＤの両端に配置されている電源スイッチＳＷの中間に置かれている。このとき、基準パッドＶＳＳＰＤ１から配線ＶＳＳＭの中央（機能ブロックＤの中心）までの距離はａ点からｆ点に至る経路で示されている。このとき、ａ点からｂ点までの配線抵抗はＲであり、ｂ点からｃ点までの配線抵抗はＲｖｉａ２である。また、ｄ点からｅ点までの配線抵抗はＲｖｉａ１であり、ｅ点からｆ点までの配線抵抗はＲとなる。したがって、基準パッドＶＳＳＰＤ１と機能ブロックＤの中心までの距離を示すａ点〜ｆ点までの配線抵抗は、Ｒｔｏｔａｌ＝２×Ｒ＋Ｒｖｉａ１＋Ｒｖｉａ２となる。さらに、本実施の形態３では、基準パッドＶＳＳＰＤ２が形成されており、この基準パッドＶＳＳＰＤ２と基準パッドＶＳＳＰＤ１が基準配線ＶＳＳで電気的に接続されている。したがって、基準パッドＶＳＳＰＤ２も電源スイッチＳＷを介して機能ブロックＤの内部に形成されている配線ＶＳＳＭと接続されている（ｇ点〜ｆ点）。
ここで、本実施の形態３では、コア領域ＣＲ内に基準パッドＶＳＳＰＤ１を設けるだけでなく、コア領域ＣＲの外側に位置するＩ／Ｏ領域ＩＯＲにも基準パッドＶＳＳＰＤ２を設けている点に特徴の１つがある。前記実施の形態１と同様にＩ／Ｏ領域ＩＯＲではなくコア領域ＣＲ内に基準パッドＶＳＳＰＤ１を設けることにより、本発明の効果が得られるので、さらに、Ｉ／Ｏ領域ＩＯＲに基準パッドＶＳＳＰＤ２を設ける必要はないように思われる。しかし、基準パッドＶＳＳＰＤ２をＩ／Ｏ領域ＩＯＲにも設ける利点がある。この利点について説明する。半導体チップＣＨＰの製造工程の中には、電気的特性試験を行なう工程が存在する。この電気的特性試験は、半導体チップＣＨＰに形成された素子の電気的特性が正常であるかを検査するものであり、半導体チップＣＨＰに形成されたパッドにプローブ針を接触させて所定の信号を印加することにより行なわれる。
従来の半導体チップでは、パッドが半導体チップの外周部にあるＩ／Ｏ領域に形成されているため、カンチレバー方式のプローブ針をパッドに接触させて検査していた。ところが、前記実施の形態１および前記実施の形態２のように、パッドの一部である基準パッドＶＳＳＰＤをコア領域ＣＲ内に配置する場合には、カンチレバー方式のプローブ針を使用することができず、他の方式のプローブ針を使用して電気的特性検査を実施する必要がある。カンチレバー方式のプローブ針は一般的に使用されていることから、コストが安い利点があり、例えば、垂直接触型のプローブ針を使用するとコストが上昇する。したがって、コスト削減の観点から、電気的特性検査では、カンチレバー方式のプローブ針を使用することが望ましい。このカンチレバー方式のプローブ針を使用するには、パッドを半導体チップＣＨＰの外周領域（Ｉ／Ｏ領域ＩＯＲ）に設ける必要がある。
そこで、本実施の形態３では、まず、コア領域ＣＲ内に基準パッドＶＳＳＰＤ１を設け、この基準パッドＶＳＳＰＤ１と電源スイッチＳＷとを接続することにより、前記実施の形態１と同様に配線抵抗を低減する効果を確保している。そして、本実施の形態３では、さらに、基準パッドＶＳＳＰＤ１と電気的に接続する基準パッドＶＳＳＰＤ２をＩ／Ｏ領域ＩＯＲに配置することにより、この基準パッドＶＳＳＰＤ２を使用して電気的特性検査を実施することができる。すなわち、電気的特性検査では、カンチレバー方式のプローブ針を使用することができるので、コスト低減を図ることができる。
図２５は、本実施の形態３の他の例を示す図である。図２５には、半導体チップＣＨＰのレイアウト構成が平面的に示されている。図２５は前記実施の形態２に対応するものであり、前記実施の形態２（図９参照）と同様に、コア領域ＣＲに形成された基準パッドＶＳＳＰＤ１が電源スイッチ列ＳＷＬの真上に形成されている。図２５においては、さらに、Ｉ／Ｏ領域ＩＯＲにも基準パッドＶＳＳＰＤ２が形成されている。
図２６は、基準パッドＶＳＳＰＤ１および基準パッドＶＳＳＰＤ２と電源スイッチＳＷとの位置関係を示す図（図２５の断面方向の模式図）であり、図２７は、図２６の等価回路図である。図２６に示す符号ｂ〜ｉは図２７に示す符号ｂ〜ｉに対応している。図２６および図２７は、前記実施の形態２で説明している図１２および図１３とほぼ同様である。異なる点は、本実施の形態３においては、基準パッドＶＳＳＰＤ２が形成されており、この基準パッドＶＳＳＰＤ２と基準パッドＶＳＳＰＤ１が配線ＶＳＳで電気的に接続されている点である。この基準パッドＶＳＳＰＤ２も電源スイッチＳＷを介して機能ブロックＤの内部に形成されている配線ＶＳＳＭと接続されている（ｇ点〜ｆ点）。
この場合も上述したように、コア領域ＣＲ内に基準パッドＶＳＳＰＤ１を設け、この基準パッドＶＳＳＰＤ１を電源スイッチ列ＳＷＬの真上に配置して接続することにより、前記実施の形態２と同様に前記実施の形態１よりもさらに配線抵抗を低減する効果を確保することができる。そして、本実施の形態３では、さらに、基準パッドＶＳＳＰＤ１と電気的に接続する基準パッドＶＳＳＰＤ２をＩ／Ｏ領域ＩＯＲに配置することにより、この基準パッドＶＳＳＰＤ２を使用して電気的特性検査を実施することができる。すなわち、電気的特性検査では、カンチレバー方式のプローブ針を使用することができるので、コスト低減を図ることができる効果が得られる。
なお、本実施の形態３では、コア領域ＣＲに基準パッドＶＳＳＰＤ１を配置するとともに、Ｉ／Ｏ領域ＩＯＲにも基準パッドＶＳＳＰＤ２を配置し、この基準パッドＶＳＳＰＤ２も電源スイッチＳＷに接続するように構成している。同様に、コア領域ＣＲに電源パッドＶＤＤＰＤ１を配置するとともに、Ｉ／Ｏ領域ＩＯＲにも電源パッドＶＤＤＰＤ２を配置し、この電源パッドＶＤＤＰＤ２も電源スイッチＳＷに接続することができる。このように構成することにより、Ｉ／Ｏ領域ＩＯＲに基準パッドＶＳＳＰＤ２と電源パッドＶＤＤＰＤ２を配置することができるので、電気的特性検査では、カンチレバー方式のプローブ針を使用することができる。このため、コスト低減を図ることができる。
（実施の形態４）
本実施の形態４では、前記実施の形態２の変形例について説明する。すなわち、前記実施の形態２では、基準パッドＶＳＳＰＤを電源スイッチ列ＳＷＬの真上に配置するレイアウト構成を採用しているが、基準パッドＶＳＳＰＤの形成間隔と機能ブロックＡ〜機能ブロックＦの分離態様によっては、コア領域ＣＲのすべての領域で基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを配置することができない自体も想定される。本実施の形態４では、コア領域ＣＲのすべての領域で基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを配置することができない場合のレイアウト構成について説明する。
図２８は、本実施の形態４における半導体チップＣＨＰのレイアウト構成を示す平面図である。図２８に示すように、コア領域ＣＲは機能ブロックごとに分割されている。このとき、機能ブロックの両端ごとに一対の電源スイッチ列ＳＷＬが形成されている。さらに、コア領域ＣＲ上には基準パッドＶＳＳＰＤおよび電源パッドＶＤＤＰＤが所定の間隔で規則的に配置されている。
本実施の形態４における半導体チップＣＨＰでも、基本的に基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬが配置されるようなレイアウト構成をしている。しかし、基準パッドＶＳＳＰＤの形成間隔と機能ブロックＡ〜機能ブロックＦの分離態様によっては、コア領域ＣＲのすべての領域で基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを配置することができない自体も想定される。例えば、機能ブロックＢ内の丸で囲んでいる領域αでは、基準パッドＶＳＳＰＤの規則的な配置を考慮すると、領域αには基準パッドＶＳＳＰＤが形成されるはずである。しかし、領域αは機能ブロックＢの両端ではなく内部にあるため、電源スイッチ列ＳＷＬが配置されていない。したがって、領域αに基準パッドＶＳＳＰＤを配置しても、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬが配置されることにはならない。そこで、領域αには基準パッドＶＳＳＰＤを形成せずに、例えば、信号パッドＳＰＤを形成することができる。逆に、機能ブロックＦ−１および機能ブロックＦ−２のように所定の機能を有する機能ブロックの両端以外の領域にも電源スイッチ列ＳＷＬを設けて、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを配置するように構成することもできる。つまり、同一で分ける必要のない機能ブロックの両端以外の領域に電源スイッチ列ＳＷＬを設けて、例えば、機能ブロックＦ−１および機能ブロックＦ−２のように分割し、機能ブロックＦ−１と機能ブロックＦ−２を分割している電源スイッチ列ＳＷＬの真上に基準パッドＶＳＳＰＤが配置されるように調整することもできる。さらに、領域βのように電源スイッチ列ＳＷＬ上には基準パッドＶＳＳＰＤを配置するが、レイアウトの関係から電源パッドＶＤＤＰＤを配置するように調整することもできる。また、特に、コア領域ＣＲの周辺部では、基準パッドＶＳＳＰＤの形成間隔と機能ブロックＡ〜機能ブロックＦの分離態様の関係から、基準パッドＶＳＳＰＤの真下に電源スイッチ列ＳＷＬを配置することができずにずれることがある。例えば、領域γでは、電源スイッチ列ＳＷＬの真上に基準パッドＶＳＳＰＤが形成されていない。しかし、領域γのように基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬが平面的に重なるように配置することによって、前記実施の形態２でも述べたように、基準パッドＶＳＳＰＤを電源スイッチ列ＳＷＬの真上に配置する場合と同等の効果を得ることができる。さらに、前記実施の形態２でも述べたように、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬが平面的に接触しないほどずれる場合であっても、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬが所定の距離以になるように配置することにより、基準パッドＶＳＳＰＤを電源スイッチ列ＳＷＬの真上に配置する場合と同等の効果を確保できる。このように本実施の形態４によれば、前記実施の形態２の効果を低減させることなく、基準パッドＶＳＳＰＤの形成間隔と機能ブロックＡ〜機能ブロックＦの分離態様を考慮したレイアウト構成を実現することができる。
図２９は、本実施の形態４の他の一例を示す図である。図２９において、コア領域ＣＲの端部では、電源スイッチ列ＳＷＬの真上に基準パッドＶＳＳＰＤが配置されていない。この場合、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとを接続せずに、Ｉ／Ｏ領域ＩＯＲに基準パッドＶＳＳＰＤを形成して、このＩ／Ｏ領域ＩＯＲに形成されている基準パッドＶＳＳＰＤとコア領域ＣＲの端部に形成されている電源スイッチ列ＳＷＬとを接続するように構成してもよい。コア領域ＣＲの端部に形成されている電源スイッチ列ＳＷＬとＩ／Ｏ領域ＩＯＲとの間の距離は近いため、配線抵抗の増加はそれほど問題とならないからである。
（実施の形態５）
本実施の形態５では、前記実施の形態２の変形例であって、静電気放電によるサージ耐圧を向上できる技術について説明する。
基準パッドをＩ／Ｏ領域に設ける従来の構成では、基準パッドに静電気放電によるサージ電圧が印加された場合、このサージ電圧から内部素子を保護する機能が設けられている。すなわち、基準パッドにサージ電圧から内部回路を保護する保護素子としてダイオードが接続されている。このダイオードはＩ／Ｏ領域に形成されている。これに対し、上述した前記実施の形態２では、コア領域ＣＲに基準パッドＶＳＳＰＤを設け、基準パッドＶＳＳＰＤの真下に形成されている電源スイッチＳＷと基準パッドＶＳＳＰＤを接続している。電源スイッチＳＷは、配線ＶＳＳＭと接続されており、配線ＶＳＳＭと電源配線ＶＤＤとの間に内部回路（論理回路）が形成されている。このとき、配線ＶＳＳＭと電源配線ＶＤＤとの間にダイオードが設けられておらず、サージ耐圧が考慮されていない。
そこで、本実施の形態５では、前記実施の形態２と同様の構成をとりながら、コア領域ＣＲ内にサージ耐圧用のダイオードを設けることを特徴の１つとしている。つまり、基準パッドＶＳＳＰＤを電源スイッチ列ＳＷＬの真上に配置しながら、コア領域ＣＲ内にダイオードを形成している。
図３０は、本実施の形態５における半導体チップのコア領域の一部を示す平面図である。図３０において、コア領域には、機能ブロックＡおよび機能ブロックＢが隣接して形成されており、機能ブロックＡの両端には電源スイッチ列ＳＷＬ１が設けられている。同様に、機能ブロックＢの両端には電源スイッチ列ＳＷＬ２が設けられている。そして、電源スイッチ列ＳＷＬ１、ＳＷＬ２の真上に基準パッドＶＳＳＰＤが形成されている。また、機能ブロックＡにおいては、一対の電源スイッチ列ＳＷＬ１の中間に電源パッドＶＤＤＰＤが形成され、機能ブロックＢにおいては、一対の電源スイッチ列ＳＷＬ２の中間に電源パッドＶＤＤＰＤが形成されている。ここで、本実施の形態５の特徴の１つは、電源スイッチ列ＳＷＬ１、ＳＷＬ２に並んで並行するようにダイオードＤＥ（ダイオード列）が形成されている点である。
図３１は、図３０のＡ−Ａ線で切断した断面を示す断面模式図である。図３１において、半導体基板ＰＳｕｂには、ｐ型ウェルＰＷＬとｎ型ウェルＮＷＬが形成されている。ｐ型ウェルＰＷＬには、ｎ型不純物が導入されたソース領域ＳＲとドレイン領域ＤＲが形成され、ソース領域ＳＲとドレイン領域ＤＲの間の半導体基板ＰＳｕｂ上には、ゲート絶縁膜（図示せず）を介してゲート電極Ｇが形成されている。このソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極Ｇより構成されるＭＩＳＦＥＴが電源スイッチＳＷ１および電源スイッチＳＷ２になっている。このように電源スイッチＳＷ１、ＳＷ２が形成されているｐ型ウェルＰＷＬに隣接してｎ型ウェルＮＷＬが形成されており、このｎ型ウェルＮＷＬ内に、ｐ型不純物を導入したｐ型半導体領域Ｐとｎ型不純物を導入したｎ型半導体領域Ｎが形成されている。このｐ型半導体領域Ｐとｎ型半導体領域ＮでダイオードＤＥが形成されている。
次に、ＭＩＳＦＥＴから構成されている電源スイッチＳＷ１、ＳＷ２と、サージ耐圧用の保護素子であるダイオードＤＥとの接続関係について説明する。図３２は、電源スイッチＳＷ１、ＳＷ２とダイオードＤＥとの接続関係を含む回路図である。図３２に示すように、複数の基準パッドＶＳＳＰＤは基準配線ＶＳＳで接続されている（点線）。そして、基準パッドＶＳＳＰＤと配線ＶＳＳＭ１との間に電源スイッチＳＷ１が接続されている。電源スイッチＳＷ１を構成するＭＩＳＦＥＴのソース端子が基準パッドＶＳＳＰＤに接続され、ＭＩＳＦＥＴのドレイン端子が配線ＶＳＳＭ１に接続されている。配線ＶＳＳＭ１と電源パッドＶＤＤＰＤとの間には、内部回路（論理回路）が形成されており、さらに、配線ＶＳＳＭ１と電源パッドＶＤＤＰＤとの間にダイオードＤＥが接続されている。同様に、基準パッドＶＳＳＰＤと配線ＶＳＳＭ２との間に電源スイッチＳＷ２が接続されている。電源スイッチＳＷ２を構成するＭＩＳＦＥＴのソース端子が基準パッドＶＳＳＰＤに接続され、ＭＩＳＦＥＴのドレイン端子が配線ＶＳＳＭ２に接続されている。配線ＶＳＳＭ２と電源パッドＶＤＤＰＤとの間には、内部回路（論理回路）が形成されており、さらに、配線ＶＳＳＭ２と電源パッドＶＤＤＰＤとの間にダイオードＤＥが接続されている。これにより、配線ＶＳＳＭ１または配線ＶＳＳＭ２と電源パッドＶＤＤＰＤとの間に接続されている内部回路をダイオードＤＥによって静電気放電によるサージ電圧から保護することができる。
以上より、本実施の形態５によれば、コア領域ＣＲに基準パッドＶＳＳＰＤを設ける構成においても、さらにコア領域ＣＲにダイオードＤＥを形成することができる。このため、前記実施の形態２と同様に、配線抵抗を低減して電圧変動を抑制できる効果が得られるとともに、静電気放電によるサージ電圧から充分に内部回路を保護することができる。
（実施の形態６）
本実施の形態６では、電源スイッチを階層化する例について説明する。図３３は、機能ブロック内に配置される階層化された電源スイッチの接続関係を示す模式図である。図３３において、基準配線ＶＳＳとグローバル配線ＧＶＳＳＭとの間にグローバル電源スイッチＧＳＷが接続されており、グローバル配線ＧＶＳＳＭとローカル配線ＬＶＳＳＭとの間にローカル電源スイッチＬＳＷが接続されている。図３３には図示されていないが、ローカル配線ＬＶＳＳＭと電源配線ＶＤＤ（図示せず）との間に内部回路（論理回路）が形成されている。なお、基準配線ＶＳＳに基準パッドＶＳＳＰＤ（図示せず）が接続され、電源配線ＶＤＤ（図示せず）に電源パッドＶＤＤＰＤ（図示せず）が接続されている。
このように接続されたグローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷによれば、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷとを同時にオンさせることにより基準電位を基準パッドＶＳＳＰＤ（図示せず）からローカル配線ＬＶＳＳＭに供給することができ、機能ブロック内の内部回路が動作状態になる。一方、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷのいずれか一方をオフすることにより、ローカル配線ＬＶＳＳＭへの基準電位の供給を停止することができる。つまり、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷのいずれか一方をオフすることにより、機能ブロック内の内部回路を休止状態にすることができる。
ここで、例えば、ローカル電源スイッチＬＳＷは、内部回路と同様に薄膜ＭＩＳＦＥＴで形成されており、グローバル電源スイッチＧＳＷは、厚膜ＭＩＳＦＥＴで形成されている。これにより、基準電位の供給および停止を２種類の方法で制御することができる。例えば、厚膜ＭＩＳＦＥＴで形成されているグローバル電源スイッチＧＳＷで基準電位の供給および停止を制御する場合には、機能ブロックが休止状態になっているときのリーク電流を低減することができる。これは、厚膜ＭＩＳＦＥＴではゲート絶縁膜が厚くなっており、ゲート絶縁膜を流れるリーク電流を低減することができるからである。つまり、グローバル電源スイッチＧＳＷで基準電位の供給および停止を制御する場合には、消費電力を低減することができる。
一方、薄膜ＭＩＳＦＥＴで形成されているローカル電源スイッチＬＳＷで基準電位の供給および停止を制御する場合には、ローカル電源スイッチＬＳＷが高速に動作するため、機能ブロックにおける動作状態と休止状態との切り換えを高速に行なうことができる。このように、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷを設けることにより、機能ブロックにおける動作状態と休止状態の切り換えをきめ細やかに制御することができる。
次に、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷのレイアウト配置について説明する。図３４は、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷのレイアウト配置の一例を示す図である。図３４に示すように、機能ブロックＡを構成する複数のセル列ＣＬＲの両端に隣接して並行するようにグローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）とローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）とを配置することができる。そして、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷの真上に基準パッドＶＳＳＰＤが配置されている。これにより、前記実施の形態２と同様の効果を得ることができる。なお、セル列ＣＬＲの中央に電源パッドＶＤＤＰＤが配置されている。
図３５は、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷのレイアウト配置の一例を示す図である。図３５に示すように、機能ブロックＡを構成するセル列ＣＬＲの両端にグローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）を配置し、複数のセル列ＣＬＲの内部にローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）を分散させて配置している。このようにグローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷを配置することもできる。ローカル電源スイッチＬＳＷは、薄膜ＭＩＳＦＥＴで形成されている。このため、セル列ＣＬＲの内部に形成しやすいのでこのような配置も可能となるのである。すなわち、セル列ＣＬＲに形成されている内部回路も薄膜ＭＩＳＦＥＴから形成されているので、この薄膜ＭＩＳＦＥＴの一部を使用してローカル電源スイッチＬＳＷを形成することができる。なお、グローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）の真上に基準パッドＶＳＳＰＤが配置されている。
図３６は、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷのレイアウト配置の一例を示す図である。図３６に示すように、機能ブロックＡを構成するセル列ＣＬＲの両端にグローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）を配置し、複数のセル列ＣＬＲの内部にローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）を配置している。図３６と図３５の相違点は、図３５ではセル列ＣＬＲの内部にローカル電源スイッチＬＳＷを千鳥状に配置しているのに対し、図３６では、セル列ＣＬＲの内部に形成されるローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）がグローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）と並行に延在するように形成されている点である。つまり、図３６に示すレイアウト構成では、セル列ＣＬＲをローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）で細分化している。なお、基準パッドＶＳＳＰＤは、セル列ＣＬＲの両端に形成されているグローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）の真上に配置される。
図３７は、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷのレイアウト配置の一例を示す図である。図３７に示すように、機能ブロックＡと機能ブロックＢとの間にグローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）を配置している。すなわち、グローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）を機能ブロックＡおよび機能ブロックＢの両端に配置しないようにすることもできる。そして、機能ブロックＡと機能ブロックＢのそれぞれのセル列ＣＬＲの両端にローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）を配置している。なお、基準パッドＶＳＳＰＤは、グローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）あるいはローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）の真上に配置される。
図３８は、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷのレイアウト配置の一例を示す図である。図３８に示すように、機能ブロックＡおよび機能ブロックＢのそれぞれのセル列ＣＬＲの両端にローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）を配置している。そして、グローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）は、セル列ＣＬＲの１つもしくは複数を占有するように配置されている。このように、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷを配置することもできる。なお、基準パッドＶＳＳＰＤは、ローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）の真上に配置される。
次に、電源スイッチを階層化してグローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷとを形成するとともに、サージ耐圧用のダイオードＤＥを形成する例について説明する。図３９は、グローバル電源スイッチＧＳＷ、ローカル電源スイッチＬＳＷおよびダイオードＤＥの接続関係を示す図である。図３９において、基準配線ＶＳＳとグローバル配線ＧＶＳＳＭとの間にグローバル電源スイッチＧＳＷが接続されており、グローバル配線ＧＶＳＳＭとローカル配線ＬＶＳＳＭとの間にローカル電源スイッチＬＳＷが接続されている。図３９には図示されていないが、ローカル配線ＬＶＳＳＭと電源配線ＶＤＤとの間に内部回路（論理回路）が形成されている。なお、基準配線ＶＳＳに基準パッドＶＳＳＰＤ（図示せず）が接続され、電源配線ＶＤＤに電源パッドＶＤＤＰＤ（図示せず）が接続されている。さらに、ローカル配線ＬＶＳＳＭと電源配線ＶＤＤとの間にダイオードＤＥが形成され、グローバル配線ＧＶＳＳＭと電源配線ＶＤＤとの間にダイオードＤＥが形成されている。このような構成によれば、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷを設けることにより、機能ブロックにおける動作状態と休止状態の切り換えをきめ細やかに制御することができる。そして、ダイオードＤＥを設けることにより、静電気放電によるサージ電圧から充分に内部回路を保護することができる。
図４０は、グローバル電源スイッチＧＳＷ、ローカル電源スイッチＬＳＷおよびダイオードＤＥのレイアウト配置の一例を示す図である。図４０に示すように、機能ブロックＡを構成する複数のセル列ＣＬＲの両端に隣接して並行するようにグローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）とローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）とを配置することができる。さらに、グローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）とローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）とに並行するようにダイオード列（ダイオードＤＥ）が形成されている。そして、グローバル電源スイッチＧＳＷとローカル電源スイッチＬＳＷの真上に基準パッドＶＳＳＰＤが配置されている。これにより、前記実施の形態２と同様の効果を得ることができる。なお、セル列ＣＬＲの中央に電源パッドＶＤＤＰＤが配置されている。
図４１は、グローバル電源スイッチＧＳＷ、ローカル電源スイッチＬＳＷおよびダイオードＤＥのレイアウト配置の一例を示す図である。図４１に示すように、機能ブロックＡを構成する複数のセル列ＣＬＲの１つもしくは複数を占有するようにグローバル電源スイッチ列（グローバル電源スイッチＧＳＷ）が形成されている。そして、複数のセル列ＣＬＲに分散するようにローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）が形成されている。そして、ローカル電源スイッチ列（ローカル電源スイッチＬＳＷ）に隣接するようにダイオードＤＥが形成されている。このように、グローバル電源スイッチＧＳＷ、ローカル電源スイッチＬＳＷおよびダイオードＤＥの配置も様々な態様をとることができる。
（実施の形態７）
本実施の形態７では、コア領域ＣＲにＶＣＣ電源（ＶＤＤ電圧より高い、例えば３．３Ｖ電源）を供給する電源パッドＶＣＣＰＤも形成する例について説明する。図４２は本実施の形態７における半導体チップのコア領域ＣＲの一部を示す平面図である。コア領域ＣＲには、電源スイッチ列ＳＷＬが配置されており、この電源スイッチ列ＳＷＬの真上に基準パッドＶＳＳＰＤが形成されている。また、隣り合う電源スイッチ列ＳＷＬの中間に電源パッドＶＤＤＰＤが形成されている。電源スイッチ列ＳＷＬで分割されている領域に各機能ブロックが存在する。ここで、コア領域に形成されている機能ブロックは、ＶＤＤ電位（１．２Ｖ）と基準電位（０Ｖ）によって動作するものが多いが、コア領域に形成されている電源スイッチコントローラやアナログ回路では、ＶＣＣ電位（３．３Ｖ）と基準電位（０Ｖ）によって動作する。すなわち、アナログ回路などでは、厚膜ＭＩＳＦＥＴを使用しておりＶＣＣ電位（３．３Ｖ）によって駆動する。この場合、コア領域ＣＲ上にＶＣＣ電位（３．３Ｖ）を供給する電源パッドが設けられていないときには、Ｉ／Ｏ領域から配線を用いてＶＣＣ電位（３．３Ｖ）をコア領域ＣＲ内に供給する必要がある。すると、ＶＣＣ電位（３．３Ｖ）をコア領域ＣＲ内に供給するための配線を形成する領域を確保する必要があり、半導体チップの面積を低減しにくくなる。さらに、Ｉ／Ｏ領域からコア領域ＣＲまで配線の長さが長くなるので、配線抵抗が増加しＶＣＣ電位（３．３Ｖ）の電圧降下が顕在化する。
そこで、本実施の形態７では、ＶＤＤ電位（１．２Ｖ）を供給する電源パッドＶＤＤＰＤおよび基準電位を供給する基準パッドＶＳＳＰＤの他に、ＶＣＣ電位（３．３Ｖ）を供給する電源パッドＶＣＣＰＤもコア領域ＣＲに形成することを特徴の１つとしている。図４２に示すように、電源スイッチＳＷ間の領域ＶＣＣＲにＶＣＣ電位（３．３Ｖ）で動作する回路を配置し、この領域ＶＣＣＲ上に電源パッドＶＣＣＰＤを配置する。なお、領域ＶＣＣＲは、ＶＤＤ電位（１．２Ｖ）で動作する回路が形成されている領域とは分離されている。そして、この電源パッドＶＣＣＰＤから領域ＶＣＣＲに形成されている回路にＶＣＣ電位（３．３Ｖ）を供給する。これにより、コア領域ＣＲに形成されている電源パッドＶＣＣＰＤから領域ＶＣＣＲ内の回路にＶＣＣ電位（３．３Ｖ）を供給することができるので、Ｉ／Ｏ領域から配線を用いてＶＣＣ電位（３．３Ｖ）をコア領域ＣＲ内に供給する必要がなくなる。したがって、ＶＣＣ電位（３．３Ｖ）をＩ／Ｏ領域からコア領域ＣＲ内に供給するための配線を形成する領域を確保する必要がなくなり、半導体チップの面積を低減することができる。さらに、領域ＶＣＣＲ上に電源パッドＶＣＣＰＤを設けることにより、電源パッドＶＣＣＰＤと領域ＶＣＣＲ内部の回路とを結ぶ配線の長さが短くなるので、配線抵抗を低減でき電圧降下を抑制することができる。このことから、半導体装置の信頼性向上を図ることができる。また、電源スイッチＳＷは、厚膜ＭＩＳＦＥＴを用いて形成されており、この厚膜ＭＩＳＦＥＴのゲート電極に印加するＶＣＣ電位（３．３Ｖ）が必要となるが、ＶＣＣ電位（３．３Ｖ）を供給する電源パッドＶＣＣＰＤがコア領域ＣＲ上にあれば電源スイッチＳＷへのＶＣＣ電位（３．３Ｖ）の供給も容易になる利点がある。
図４３は、Ｉ／Ｏ領域に形成されているＩ／Ｏ回路ＩＯＣを示す回路図である。図４３に示すように、Ｉ／Ｏ回路ＩＯＣは基準パッドＶＳＳＰＤ、電源パッドＶＤＤＰＤおよび電源パッドＶＣＣＰＤと接続されており、Ｉ／Ｏ回路ＩＯＣの駆動に基準電位、ＶＤＤ電位（１．２Ｖ）およびＶＣＣ電位（３．３Ｖ）が使用される。さらに、図示されていないが、信号パッドおよびコア領域に形成されている内部回路にも接続されている。Ｉ／Ｏ回路ＩＯＣは、信号パッドから入力信号を入力してコア領域に形成されている内部回路に出力するとともに（ＩＮ）、内部回路からの信号を入力し信号パッドへ出力信号を出力するように構成されている（ＯＵＴ）。例えば、Ｉ／Ｏ回路ＩＯＣは、サージ耐圧用の保護回路、ＶＣＣ電位とＶＤＤ電位の変換を行なうレベルシフタ回路、入出力回路などから構成されている。
例えば、コア領域には基準パッドＶＳＳＰＤや電源パッドＶＤＤＰＤなどが形成されるが、一部の信号パッドも形成することができる。信号パッドはＩ／Ｏ回路ＩＯＣに接続されており、このＩ／Ｏ回路ＩＯＣを介してコア領域内の内部回路に接続されている。したがって、信号パッドをコア領域に形成する場合には、コア領域に形成されている信号パッドから一端Ｉ／Ｏ領域に形成されているＩ／Ｏ回路ＩＯＣに接続し、続いて、Ｉ／Ｏ領域に形成されているＩ／Ｏ回路ＩＯＣからコア領域に形成されている内部回路へと接続する必要がある。このため、Ｉ／Ｏ回路ＩＯＣを介して信号パッドと内部回路とを接続するには配線構造が複雑になる。そこで、本実施の形態７では、コア領域に信号パッドを設けるとともに、さらに、コア領域内にＩ／Ｏ回路ＩＯＣも形成している。これにより、信号パッド、Ｉ／Ｏ回路ＩＯＣおよび内部回路をコア領域に形成することができるので、信号パッド、Ｉ／Ｏ回路ＩＯＣおよび内部回路を接続する配線構造を簡素化することができ、かつ、配線を短くすることができるので配線抵抗の低減を図ることができる。つまり、本実施の形態７では、コア領域ＣＲにも、演算部ＣＰＵやメモリＲＡＭなどで使用する電源電位（ＶＤＤ電位（１．２Ｖ））よりも高い電源電位（ＶＣＣ電位（３．３Ｖ））を使用する入出力回路などのＩ／Ｏ回路ＩＯＣが形成されていることを特徴とするものである。
図４４は、信号パッドおよびＩ／Ｏ回路ＩＯＣをコア領域ＣＲに形成するレイアウト構成の一例を示す図である。図４４の中央部に示すように、電源スイッチ列ＳＷＬの真上に電源パッドＶＤＤＰＤと基準パッドＶＳＳＰＤが形成されており、一対の電源スイッチ列ＳＷＬの中間に電源パッドＶＣＣＰＤが形成されている。そして、電源パッドＶＣＣＰＤの隣接するパッドとして信号パッドＳＰＤが形成されている。Ｉ／Ｏ回路ＩＯＣは、特定のセル列ＣＬＲを占有するように形成されている。これにより、Ｉ／Ｏ回路ＩＯＣの周辺には、基準パッドＶＳＳＰＤ、電源パッドＶＤＤＰＤ、電源パッドＶＣＣＰＤおよび信号パッドＳＰＤが配置され、これらのパッドとＩ／Ｏ回路ＩＯＣが接続されている。
図４５は、信号パッドおよびＩ／Ｏ回路ＩＯＣをコア領域ＣＲに形成するレイアウト構成の一例を示す図である。図４４と異なる点は、Ｉ／Ｏ回路ＩＯＣの配置である。図４４では、特定のコア列ＣＬＲを占有するようにＩ／Ｏ回路ＩＯＣが横方向に形成されているのに対し、図４５では、縦方向に延在している電源スイッチ列ＳＷＬに並行するように形成されている。また、図４６に示すように、電源スイッチ列ＳＷＬと交差する方向にＩ／Ｏ回路ＩＯＣを配置することもできる。このように、コア領域ＣＲに形成するＩ／Ｏ回路ＩＯＣの配置も様々な態様をとることができる。
（実施の形態８）
本実施の形態８では、コア領域ＣＲ上に配置される基準パッドＶＳＳＰＤ、電源パッドＶＤＤＰＤおよび信号パッドＳＰＤの位置関係について説明する。図４７は、半導体チップＣＨＰの上面を示す模式図である。図４７に示すように、半導体チップＣＨＰの外周部にはＩ／Ｏ領域ＩＯＲが形成されており、Ｉ／Ｏ領域ＩＯＲで囲まれた内側の領域にコア領域ＣＲが形成されている。このコア領域ＣＲは周辺コア領域ＳＣＲと中央コア領域ＣＣＲから形成されている。
信号パッドＳＰＤの大部分はＩ／Ｏ領域ＩＯＲに形成されるが、本実施の形態８ではコア領域ＣＲにも形成される。このようにコア領域ＣＲにも信号パッドＳＰＤを形成することにより、Ｉ／Ｏ領域ＩＯＲに形成される信号パッドの数を削減でき、半導体チップＣＨＰの小型化を図ることができる。コア領域ＣＲに配置される信号パッドＳＰＤはコア領域ＣＲのうち主に周辺コア領域ＳＣＲに形成することが望ましい。信号パッドＳＰＤは、Ｉ／Ｏ領域ＩＯＲに形成されているＩ／Ｏ回路と接続する必要があり、Ｉ／Ｏ回路と信号パッドＳＰＤとの距離を短くすることで、信号の遅延を短縮でき、かつ、ＥＳＤ（Electrostatic Discharge）保護を充分に図ることができるからである。一方、基準パッドＶＳＳＰＤおよび電源パッドＶＤＤＰＤは、コア領域ＣＲの中心部である中央コア領域ＣＣＲに主に形成される。これにより、コア領域ＣＲの中心部に配置される内部回路（機能ブロック）と基準パッドＶＳＳＰＤおよび電源パッドＶＤＤＰＤとの距離を短くすることができるからである。つまり、内部回路と基準パッドＶＳＳＰＤあるいは電源パッドＶＤＤＰＤと接続する配線の抵抗を低減できるので、電圧変動を抑制できる。
図４８は、コア領域ＣＲに形成されている基準パッドＶＳＳＰＤ、電源パッドＶＤＤＰＤおよび信号パッドＳＰＤの配置位置の一例を示す図である。図４８に示すように、周辺コア領域ＳＣＲには信号パッドＳＰＤが形成され、中央コア領域ＣＣＲには基準パッドＶＳＳＰＤおよび電源パッドＶＤＤＰＤが形成されている。このとき、信号パッドＳＰＤの大きさよりも基準パッドＶＳＳＰＤの大きさあるいは電源パッドＶＤＤＰＤの大きさの方が大きくなっている。信号パッドＳＰＤは数が多く、周辺コア領域ＳＣＲに配置する信号パッドＳＰＤの量をできるだけ確保する必要があるからである。一方、基準パッドＶＳＳＰＤおよび電源パッドＶＤＤＰＤは電流供給能力を確保する必要があるので、一定以上の大きさにすることが望ましいからである。
（実施の形態９）
本実施の形態９では、半導体チップＣＨＰの実装形態について説明する。まず、半導体チップＣＨＰの実装形態の一例であるフェイスダウンボンディングについて説明する。図４９は本実施の形態９における半導体チップＣＨＰの一例を示す断面図である。図４９に示すように、半導体基板ＰＳｕｂの表面にはパッドＰＤが形成されている。このパッドＰＤは、半導体チップＣＨＰのコア領域ＣＲおよびＩ／Ｏ領域ＩＯＲの両方に形成されている。例えば、コア領域ＣＲに形成されているパッドＰＤは基準パッドや電源パッドであり、Ｉ／Ｏ領域ＩＯＲに形成されているパッドＰＤは信号パッドである。このようにコア領域ＣＲおよびＩ／Ｏ領域ＩＯＲに形成されているパッドＰＤ上にはバンプ電極（突起電極）ＢＭＰが形成されている。なお、パッドＰＤ上に再配線を形成し、この再配線上にバンプ電極を形成するように構成してもよい。
図５０は、パッドＰＤ上にバンプ電極ＢＭＰを形成した半導体チップＣＨＰを実装基板ＰＫにフェイスダウンボンディングで実装している様子を示す断面図である。図５０に示すように、実装基板ＰＫの一方の面には外部端子ＥＴが形成されており、他方の面に半導体チップＣＨＰが搭載されている。実装基板ＰＫと半導体チップＣＨＰとの電気的な接続は、半導体チップＣＨＰに形成しているバンプ電極ＢＭＰを実装基板ＰＫの表面に形成されている端子（図示せず）とを接続することにより行なう。そして、半導体チップＣＨＰを覆うように樹脂ＲＥＳで封止することにより半導体装置が完成する。このようにコア領域ＣＲにもパッドＰＤが形成されている半導体チップＣＨＰをフェイスダウンボンディングで実装基板ＰＫに実装することができる。この実装形態の一例としてはＢＧＡ（Ball Grid Array）などがある。本実施の形態９のようにコア領域ＣＲにもパッドＰＤを形成する場合には、図４９および図５０に示すように、パッドＰＤ上にバンプ電極ＢＭＰを形成してフェイスダウンボンディングで実装基板ＰＫに半導体チップＣＨＰを実装する形態が向いている。
次に、半導体チップＣＨＰの実装形態のもう１つの形態について説明する。図５１は、半導体チップＣＨＰをリードフレーム（実装基板）上に配置し、リードフレームと半導体チップＣＨＰとをワイヤボンディングで接続する様子を示す図である。図５１に示すように、リードフレーム上に半導体チップＣＨＰが形成されており、半導体チップＣＨＰの周囲を囲むように一対の電源バスＤＢ１、ＤＢ２がリードフレームに形成されている。電源バスＤＢ１は、ＶＤＤ電位（１．２Ｖ）を供給するものであり、電源バスＤＢ２は、基準電位（０Ｖ）を供給するものである。電源バスＤＢ１の外側にはインナーリードＩＬが形成されている。
一方、半導体チップＣＨＰのＩ／Ｏ領域ＩＯＲには信号パッドＳＰＤが形成され、半導体チップＣＨＰのコア領域ＣＲには基準パッドＶＳＳＰＤおよび電源パッドＶＤＤＰＤが形成されている。基準パッドＶＳＳＰＤは、電源スイッチ列ＳＷＬの真上に配置されており、電源パッドＶＤＤＰＤは隣り合う電源スイッチ列ＳＷＬの中間に配置されている。このように構成されているリードフレームと半導体チップＣＨＰとはワイヤＷで接続されている。具体的には、半導体チップＣＨＰのＩ／Ｏ領域ＩＯＲに形成されている信号パッドＳＰＤとリードフレームに形成されているインナーリードＩＬとをワイヤＷで接続する。そして、コア領域ＣＲに形成されている電源パッドＶＤＤＰＤと電源バスＤＢ１とをワイヤＷで接続し、基準パッドＶＳＳＰＤと電源バスＤＢ２とをワイヤＷで接続する。さらに、電源バスＤＢ１、ＤＢ２にそれぞれにＶＤＤ電位（１．２Ｖ）と基準電位を供給するため、電源バスＤＢ１および電源バスＤＢ２は、インナーリードＩＬとワイヤで接続されている。このように本実施の形態９においては、基準パッドＶＳＳＰＤを電源バスＤＢ２と接続することにより基準パッドＶＳＳＰＤに基準電位を供給している。すなわち、基準パッドＶＳＳＰＤとインナーリードＩＬとを接続することにより基準電位を基準パッドＶＳＳＰＤに供給するのではなく、基準パッドＶＳＳＰＤと電源バスＤＢ２とを接続することにより基準電位を基準パッドＶＳＳＰＤに供給している。このように構成する利点は、第１に、電源バスＤＢ２を用いることにより、配線抵抗の低減を図ることができる効果が得られる。第２に、基準パッドＶＳＳＰＤと電源バスＤＢ２とをワイヤＷで接続する際、電源バスＤＢ２上であればどの位置でもワイヤＷを配置することができるので、基準パッドＶＳＳＰＤと電源バスＤＢ２との接続自由度が向上し、容易に基準パッドＶＳＳＰＤと電源バスＤＢ２とをワイヤＷで接続することができる。ここでは、基準パッドＶＳＳＰＤと電源バスＤＢ２との接続関係について説明しているが、電源パッドＶＤＤＰＤと電源バスＤＢ１との接続関係でも同様の効果が得られる。なお、電源バスＤＢ１、ＤＢ２の配線幅は、１００μｍ前後、膜厚数μｍと非常に低抵抗化されている。
図５２は、半導体チップＣＨＰと電源バスＤＢ１、ＤＢ２あるいはインナーリードＩＬとをワイヤＷで接続する様子を示す側面図である。図５２に示すように、半導体チップＣＨＰの外周部（信号パッド）とインナーリードＩＬがワイヤＷで接続され、半導体チップＣＨＰの中央部（基準パッド、電源パッド）と電源バスＤＢ１、ＤＢ２が接続されていることがわかる。
図５３は、図５１に示す半導体装置の変形例を示す図である。図５３は図５１とほぼ同様である。図５１と図５３の異なる点は、図５１ではＶＤＤ電源電位や基準電位を供給するために電源バスＤＢ１、ＤＢ２をインナーリードＩＬと接続しているのに対し、図５３ではＶＤＤ電源電位や基準電位を供給するために電源バスＤＢ１、ＤＢ２を直接外部ピン（図示せず）に接続している点である。このように電源バスＤＢ１、ＤＢ２を直接外部ピンに接続するように構成することにより低抵抗化を図ることができる。
本実施の形態９のようにコア領域ＣＲにもパッドＰＤを形成する場合にも、図５１〜図５３に示すように、半導体チップＣＨＰをワイヤボンディングで実装基板に接続することができることがわかる。この実装形態の一例としてはＱＦＰ（Quad Flat Package）やＱＦＮ（Quad Flat non-leaded Package）などがある。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、図２に示すように、基準配線ＶＳＳと配線ＶＳＳＭとの間に電源スイッチＳＷを設ける例について説明したが、電源配線ＶＤＤと配線（以下、配線ＶＤＤＭと記載する（図示せず））との間に電源スイッチＳＷを設けるように構成しても前記実施の形態と同等の効果を得ることができる。例えば、電源配線ＶＤＤと配線ＶＤＤＭとの間に電源スイッチＳＷを設け、この電源スイッチＳＷのオン／オフを制御することにより、コア領域に形成されている各機能ブロック（内部回路）へのＶＤＤ電位の供給および停止を制御する。これにより、各機能ブロックの動作状態と休止状態を切り替えることができる。つまり、前記実施の形態では、基準電位の供給および停止を電源スイッチＳＷで制御していたが、ＶＤＤ電位の供給および停止を電源スイッチＳＷで制御する場合にも本発明を適用することができる。例えば、前記実施の形態では、基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの位置関係について言及しているが、この基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの位置関係を電源パッドＶＤＤＰＤと電源スイッチＳＷＬとの関係に置き換えることができる。
この技術は、コア領域と前記コア領域の外側に形成された入出力領域とを備え、前記コア領域には、演算部と前記演算部からのデータを保持するメモリが形成され、前記入出力領域には、前記コア領域に形成された前記演算部あるいは前記メモリと外部とのデータの入出力を行なうための入出力回路が形成されている半導体チップを含む半導体装置に関する技術である。そして、前記半導体チップは、（ａ）前記演算部および前記メモリに基準電位を供給する基準配線と、（ｂ）前記演算部に基準電位よりも高い電位を供給する第１配線ＶＤＤＭ（第４配線）と、（ｃ）前記メモリに基準電位よりも高い電位を供給する第２配線ＶＤＤＭ（第５配線）と、（ｄ）電源電位を供給するＶＤＤ電源配線（電源配線）とを備える。さらに、（ｅ）前記電源配線と前記第１配線ＶＤＤＭとの電気的な接続および切断を行なう電源スイッチＳＷ（第３スイッチ）と、（ｆ）前記電源配線と前記第２配線ＶＤＤＭ（第５配線）との電気的な接続および切断を行なう電源スイッチ（第４スイッチ）とを有する。そして、（ｇ）前記電源配線と電気的に接続する複数の電源パッドＶＤＤＰＤ（第１パッド）と、（ｈ）前記基準配線と電気的に接続する複数の基準パッドＶＳＳＰＤ（第２パッド）とを有する。ここで、複数の前記電源パッドＶＤＤＰＤ（第１パッド）および複数の前記基準パッドＶＳＳＰＤ（第２パッド）は前記コア領域に形成され、かつ、前記電源スイッチＳＷ（第３スイッチ）および電源スイッチＳＷ（前記第４スイッチ）も前記コア領域に形成されていることを特徴とするものである。なお、前記実施の形態で説明した基準パッドＶＳＳＰＤと電源スイッチ列ＳＷＬとの位置関係は、ここで説明している電源パッドＶＤＤＰＤと電源スイッチ列ＳＷＬとの位置関係にあてはめることができる。
前記実施の形態のように、基準パッドＶＳＳＰＤと配線ＶＳＳＭとの間に接続される電源スイッチＳＷ（ローサイドスイッチ）は一般的にｎ型ＭＩＳＦＥＴから形成される。これに対し、電源パッドＶＤＤＰＤと配線ＶＤＤＭとの間に接続される電源スイッチＳＷ（ハイサイドスイッチ）は一般的にｐ型ＭＩＳＦＥＴから形成される。ｎ型ＭＩＳＦＥＴのほうがｐ型ＭＩＳＦＥＴよりも電流駆動力が大きいので、ｎ型ＭＩＳＦＥＴで電源スイッチＳＷを構成するほうが電源スイッチＳＷの占有面積を低減することができる。したがって、前記実施の形態のように、基準パッドＶＳＳＰＤと配線ＶＳＳＭとの間にｎ型ＭＩＳＦＥＴを形成するほうが半導体チップを小型化できる利点がある。
また、ハイサイドスイッチにｎ型ＭＩＳＦＥＴを用いて、サイズの小型化を図っても良い。その時のＯＮ／ＯＦＦ制御論理はｐ型ＭＩＳＦＥＴと逆になる。すなわち、本発明の骨子を逸脱しない範囲で種々変更して実施できることは言うまでもない。
前記実施の形態では、ＳＯＣについて説明したが、例えば、マイコン、不揮発性半導体記憶装置など半導体装置全般に有効である。特に、多機能で低消費電力化が必要なモバイル機器に適用して有効である。
アナログ回路Ａｌｇ２の電源遮断をＶＣＣ電源の遮断で行なう場合（ＶＣＣ電位と基準電位の間に接続されているアナログ回路Ａｌｇ２において、基準電位の供給および遮断を電源スイッチＳＷで行なう場合やＶＣＣ電位の供給および遮断を電源スイッチＳＷで行なう場合）は、元々、アナログ回路Ａｌｇ２を構成している厚膜ＭＩＳＦＥＴの遮断である。このため、薄膜ＭＩＳＦＥＴで構成されるコア領域ＣＲ内の回路の遮断に比べて効果は少ないが、一定の効果はある。すなわち、厚膜ＭＩＳＦＥＴは薄膜ＭＩＳＦＥＴよりもリーク電流が少ないが、厚膜ＭＩＳＦＥＴでもリーク電流が発生するので、電源スイッチＳＷによって動作状態にないアナログ回路Ａｌｇ２への基準電位（あるいはＶＣＣ電位）の供給を遮断することで、半導体装置の消費電力を低減することができる。
また、例えば、コア領域ＣＲに形成されている各機能ブロックに基準電位の供給や遮断を行なう電源スイッチ（ｎ型ＭＩＳＦＥＴ）ＳＷのゲート電極を、各機能ブロックに供給する電源電位よりも高い電位で駆動することにより、オン抵抗を低減することができる。これにより、電源スイッチＳＷによる電圧降下を低減することができる。例えば、演算部ＣＰＵやメモリＲＡＭなどのＶＤＤ電位（１．２Ｖ）と基準電位（０Ｖ）により動作させる場合、演算部ＣＰＵやメモリＲＡＭなどの機能ブロックに設けられる電源スイッチＳＷのゲート電極にＶＣＣ電位（３．３Ｖ）を印加して駆動させることにより、オン抵抗を低減することができる。さらに、アナログ回路Ａｌｇ２などの機能ブロックのように、ＶＣＣ電位（３．３Ｖ）と基準電位（０Ｖ）により動作させる場合、アナログ回路Ａｌｇ２などの機能ブロックに設けられる電源スイッチＳＷのゲート電極にＶＣＣ電位よりも高い電位を印加して駆動させることにより、オン抵抗を低減することができる。この場合、ＶＣＣ電位よりも高い電位の供給が必要となるが、以下に示すような構成をとることもできる。すなわち、アナログ回路Ａｌｇ２によっては、ＶＤＤ電位（１．２Ｖ）とＶＣＣ電位（３．３Ｖ）との中間の電位（例えば、２Ｖ前後）程度で駆動することができる。この場合は、電源スイッチＳＷのゲート電極にＶＣＣ電位（３．３Ｖ）を印加することにより、オン抵抗を低減することができる。すなわち、ＶＣＣ電位（３．３Ｖ）よりも高い電位を供給しなくてもよい利点がある。
前記実施の形態では、電源スイッチＳＷを一対とする例（各機能ブロックの両端）で説明したが、これは各機能ブロックの両側から給電することで低抵抗化するためのものであり、例えば、各機能ブロック（遮断領域）が細長い場合は、片側だけに電源スイッチＳＷを配置してもよいことは言うまでもない。その時においても、基準パッドＶＳＳＰＤの配置を前記実施の形態と同様にすることで効果が得られることは言うまでもない。
前記実施の形態では、Ｉ／Ｏ領域ＩＯＲの電源電位は、厚膜ＭＩＳＦＥＴ用のＶＣＣ電源電位と薄膜ＭＩＳＦＥＴ用のＶＤＤ電源電位が必要となることから、Ｉ／Ｏ領域ＩＯＲ上にも、両者の電位を供給するパッドが存在する。
なお、遮断領域（各機能ブロック）間を接続する信号は一方の機能ブロックが遮断した場合、不定となることから、不定伝播防止の回路（ＮＡＮＤ回路など）をそれぞれの機能ブロックに配置するなどを考慮することは言うまでもない。
また、演算部ＣＰＵやメモリＲＡＭなどのＶＤＤ電位と基準電位で動作させる機能ブロックにおいて、演算部ＣＰＵの機能ブロックとメモリＲＡＭの機能ブロックなどをそれぞれ異なるＶＤＤ電位で駆動する場合にも本発明を適用することができる。この場合、例えば、演算部ＣＰＵとメモリＲＡＭなどの間にレベルシフタ回路などが必要となることは言うまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
本発明の半導体チップのブロックを示す図である。 コア領域に形成されている各機能ブロックと電源スイッチとの接続関係を示すブロック図である。 機能ブロックの１つである演算部の内部構成および演算部と電源スイッチコントローラとの接続関係を示す図である。 実施の形態１における半導体チップにおいて、パッドの配置位置と電源スイッチ列の配置位置の関係を示す平面図である。 図４のＰ点とＱ点間付近の断面を示す断面模式図である。 図４の破線で囲んだ領域を示す拡大図である。 基準パッドと電源スイッチとの位置関係を示す図（図６の断面方向の模式図）である。 図７の等価回路図である。 実施の形態２における半導体チップにおいて、パッドの配置位置と電源スイッチ列の配置位置の関係を示す平面図である。 図９のＰ点とＱ点間付近の断面を示す断面模式図である。 図９の破線で囲んだ領域を示す拡大図である。 基準パッドと電源スイッチとの位置関係を示す図（図１１の断面方向の模式図）である。 図１２の等価回路図である。 コア領域の一部を示す上面図である。 基準パッドと電源スイッチ列との間の距離がＸ／４以下である場合の一例を示す図である。 基準パッドと電源スイッチ列との間の距離がＸ／４以下である場合の一例を示す図である。 基準パッドと電源スイッチ列との間の距離がＸ／４以上である場合の一例を示す図である。 半導体チップのコア領域の一部を示す断面模式図である。 電源スイッチに接続されている多層配線の詳細について説明する図である。 主に電源スイッチを示す平面図である。 図２０のＡ−Ａ線で切断した断面を示す断面模式図である。 実施の形態３における半導体チップにおいて、パッドの配置位置と電源スイッチ列の配置位置の関係を示す平面図である。 基準パッドと電源スイッチとの位置関係を示す図である。 図２３の等価回路図である。 実施の形態３における半導体チップにおいて、パッドの配置位置と電源スイッチ列の配置位置の関係を示す平面図である。 基準パッドと電源スイッチとの位置関係を示す図である。 図２６の等価回路図である。 実施の形態４における半導体チップにおいて、パッドの配置位置と電源スイッチ列の配置位置の関係を示す平面図である。 実施の形態４における半導体チップにおいて、パッドの配置位置と電源スイッチ列の配置位置の関係を示す平面図である。 実施の形態５における半導体チップのコア領域の一部を示す平面図である。 図３０のＡ−Ａ線で切断した断面を示す断面模式図である。 電源スイッチとダイオードとの接続関係を含む回路図である。 実施の形態６において、機能ブロック内に配置される階層化された電源スイッチの接続関係を示す模式図である。 グローバル電源スイッチとローカル電源スイッチのレイアウト配置の一例を示す図である。 グローバル電源スイッチとローカル電源スイッチのレイアウト配置の一例を示す図である。 グローバル電源スイッチとローカル電源スイッチのレイアウト配置の一例を示す図である。 グローバル電源スイッチとローカル電源スイッチのレイアウト配置の一例を示す図である。 グローバル電源スイッチとローカル電源スイッチのレイアウト配置の一例を示す図である。 グローバル電源スイッチ、ローカル電源スイッチおよびダイオードの接続関係を示す図である。 グローバル電源スイッチ、ローカル電源スイッチおよびダイオードのレイアウト配置の一例を示す図である。 グローバル電源スイッチ、ローカル電源スイッチおよびダイオードのレイアウト配置の一例を示す図である。 実施の形態７における半導体チップのコア領域の一部を示す平面図である。 Ｉ／Ｏ領域に形成されているＩ／Ｏ回路を示す回路図である。 信号パッドおよびＩ／Ｏ回路をコア領域に形成するレイアウト構成の一例を示す図である。 信号パッドおよびＩ／Ｏ回路をコア領域に形成するレイアウト構成の一例を示す図である。 信号パッドおよびＩ／Ｏ回路をコア領域に形成するレイアウト構成の一例を示す図である。 実施の形態８において、半導体チップの上面を示す模式図である。 コア領域に形成されている基準パッド、電源パッドおよび信号パッドの配置位置の一例を示す図である。 実施の形態９における半導体チップの一例を示す断面図である。 パッド上にバンプ電極を形成した半導体チップを実装基板にフェイスダウンボンディングで実装している様子を示す断面図である。 半導体チップをリードフレーム上に配置し、リードフレームと半導体チップとをワイヤボンディングで接続する様子を示す図である。 半導体チップと電源バスあるいはインナーリードとをワイヤで接続する様子を示す側面図である。 図５１に示す半導体装置の変形例を示す図である。 本発明者らが検討した技術であって、ＳＯＣを構成する半導体チップを示す上面図である。 図５４のＰ点とＱ点間付近の断面を示す断面模式図である。
符号の説明
Ａ 機能ブロック
Ａｌｇ１、Ａｌｇ２ アナログ回路
Ｂ 機能ブロック
ＢＭＰ バンプ電極
Ｃ 機能ブロック
ＣＣＲ 中央コア領域
ＣＨＰ 半導体チップ
ＣＬＲ セル列
ＣＰＵ 演算部
ＣＲ コア領域
Ｄ 機能ブロック
ＤＢ１、ＤＢ２ 電源バス
ＤＥ ダイオード
ＤＬ９、ＤＬ１０ 配線
ＤＲ ドレイン領域
ＤＳＰ プロセッサ
Ｅ 機能ブロック
ＥＴ 外部端子
Ｆ 機能ブロック
Ｆ−１、Ｆ−２ 機能ブロック
ＦＬ ファイン配線
Ｇ ゲート電極
ＧＬ グローバル配線
ＧＳＷ グローバル電源スイッチ
ＧＶＳＳＭ グローバル配線
ＨＬ 配線
ＩＦ インターフェース回路
ＩＬ インナーリード
ＩＯＣ Ｉ／Ｏ回路
ＩＯＲ Ｉ／Ｏ領域
ＬＶＳＳＭ ローカル配線
ＬＳＷ ローカル電源スイッチ
Ｎ ｎ型半導体領域
ＮＷＬ ｎ型ウェル
Ｐ ｐ型半導体領域
ＰＤ パッド
ＰＫ 実装基板
ＰＳｕｂ 半導体基板
ＰＷＬ ｐ型ウェル
Ｒ 抵抗
Ｒ０、Ｒ１、Ｒ２ 抵抗
ＲＡ 領域
ＲＡＭ メモリ
ＲＢ 領域
ＲＥＳ 樹脂
Ｒｖｉａ１、Ｒｖｉａ２ 抵抗
ＳＣＲ 周辺コア領域
ＳＧＣ 遮断外回路
ＳＧＬ セミグローバル配線
ＳＬ１〜ＳＬ１０ 配線
ＳＰＤ 信号パッド
ＳＲ ソース領域
ＳＷ 電源スイッチ
ＳＷ１〜ＳＷ５ 電源スイッチ
ＳＷＣ１〜ＳＷＣ５ 電源スイッチコントローラ
ＳＷＬ 電源スイッチ列
ＳＷＬ１〜ＳＷＬ５ 電源スイッチ列
ＳＹＳＣ システムコントローラ
ＶＣＣ 電源配線
ＶＣＣＰＤ 電源パッド
ＶＣＣＲ 領域
ＶＤＤ 電源配線
ＶＤＤＰＤ 電源パッド
ＶＳＳ 基準配線
ＶＳＳ１、ＶＳＳ２ 基準配線
ＶＳＳＭ 配線
ＶＳＳＭ１〜ＶＳＳＭ５ 配線
ＶＳＳＰＤ 基準パッド
ＶＳＳＰＤ１、ＶＳＳＰＤ２ 基準パッド
Ｗ ワイヤ
α 領域
β 領域
γ 領域

Claims (22)

  1. コア領域と前記コア領域の外側に形成された入出力領域とを備え、
    前記コア領域には、少なくとも演算部と前記演算部からのデータを保持するメモリが形成され、
    前記入出力領域には、前記コア領域に形成された前記演算部あるいは前記メモリと外部とのデータの入出力を行なうための入出力回路が形成されている半導体チップを含む半導体装置であって、
    前記半導体チップは、
    （ａ）前記演算部および前記メモリに電源電位を供給する第１配線と、
    （ｂ）前記演算部に前記電源電位よりも低い電位を供給する第２配線と、
    （ｃ）前記メモリに前記電源電位よりも低い電位を供給する第３配線と、
    （ｄ）基準電位を供給する基準配線と、
    （ｅ）前記第２配線と前記基準配線との電気的な接続および切断を行なう第１スイッチと、
    （ｆ）前記第３配線と前記基準配線との電気的な接続および切断を行なう第２スイッチと、
    （ｇ）前記第１配線と電気的に接続する複数の第１パッドと、
    （ｈ）前記基準配線と電気的に接続する複数の第２パッドとを有し、
    複数の前記第１パッドおよび複数の前記第２パッドは前記コア領域に形成され、かつ、前記第１スイッチおよび前記第２スイッチも前記コア領域に形成され、
    前記第１スイッチを複数含む第１スイッチ列と前記第２パッド、あるいは、前記第２スイッチを複数含む第２スイッチ列と前記第２パッドとは、平面的に重なる領域を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記演算部の稼動状態では、前記第１スイッチにより前記第２配線と前記基準配線とを電気的に接続して前記第２配線に前記基準電位を供給し、前記演算部の休止状態では、前記第１スイッチにより前記第２配線と前記基準配線とを電気的に切断して前記第２配線に前記基準電位を供給しないように制御し、同様に、前記メモリの稼動状態では、前記第２スイッチにより前記第３配線と前記基準配線とを電気的に接続して前記第３配線に前記基準電位を供給し、前記メモリの休止状態では、前記第２スイッチにより前記第３配線と前記基準配線とを電気的に切断して前記第３配線に前記基準電位を供給しないように制御することを特徴とする半導体装置。
  3. コア領域と前記コア領域の外側に形成された入出力領域とを備え、
    前記コア領域には、少なくとも演算部と前記演算部からのデータを保持するメモリが形成され、
    前記入出力領域には、前記コア領域に形成された前記演算部あるいは前記メモリと外部とのデータの入出力を行なうための入出力回路が形成されている半導体チップを含む半導体装置であって、
    前記半導体チップは、
    （ａ）前記演算部および前記メモリに電源電位を供給する第１配線と、
    （ｂ）前記演算部に前記電源電位よりも低い電位を供給する第２配線と、
    （ｃ）前記メモリに前記電源電位よりも低い電位を供給する第３配線と、
    （ｄ）基準電位を供給する基準配線と、
    （ｅ）前記第２配線と前記基準配線との電気的な接続および切断を行なう第１スイッチと、
    （ｆ）前記第３配線と前記基準配線との電気的な接続および切断を行なう第２スイッチと、
    （ｇ）前記第１配線と電気的に接続する複数の第１パッドと、
    （ｈ）前記基準配線と電気的に接続する複数の第２パッドとを有し、
    複数の前記第１パッドおよび複数の前記第２パッドは前記コア領域に形成され、かつ、前記第１スイッチおよび前記第２スイッチも前記コア領域に形成され、
    前記第１スイッチを複数含む第１スイッチ列と前記第２パッドとの間の距離は、最も近い２つの前記第２パッド間距離の１／４以下であることを特徴とする半導体装置。
  4. コア領域と前記コア領域の外側に形成された入出力領域とを備え、
    前記コア領域には、少なくとも演算部と前記演算部からのデータを保持するメモリが形成され、
    前記入出力領域には、前記コア領域に形成された前記演算部あるいは前記メモリと外部とのデータの入出力を行なうための入出力回路が形成されている半導体チップを含む半導体装置であって、
    前記半導体チップは、
    （ａ）前記演算部および前記メモリに電源電位を供給する第１配線と、
    （ｂ）前記演算部に前記電源電位よりも低い電位を供給する第２配線と、
    （ｃ）前記メモリに前記電源電位よりも低い電位を供給する第３配線と、
    （ｄ）基準電位を供給する基準配線と、
    （ｅ）前記第２配線と前記基準配線との電気的な接続および切断を行なう第１スイッチと、
    （ｆ）前記第３配線と前記基準配線との電気的な接続および切断を行なう第２スイッチと、
    （ｇ）前記第１配線と電気的に接続する複数の第１パッドと、
    （ｈ）前記基準配線と電気的に接続する複数の第２パッドとを有し、
    複数の前記第１パッドおよび複数の前記第２パッドは前記コア領域に形成され、かつ、前記第１スイッチおよび前記第２スイッチも前記コア領域に形成され、
    前記第２スイッチを複数含む第２スイッチ列と前記第２パッドとの間の距離は、最も近い２つの前記第２パッド間距離の１／４以下であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記第１スイッチおよび前記第２スイッチは、半導体基板に形成されたｎチャネル型電界効果トランジスタから形成されていることを特徴とする半導体装置。
  6. コア領域と前記コア領域の外側に形成された入出力領域とを備え、
    前記コア領域には、少なくとも演算部と前記演算部からのデータを保持するメモリが形成され、
    前記入出力領域には、前記コア領域に形成された前記演算部あるいは前記メモリと外部とのデータの入出力を行なうための入出力回路が形成されている半導体チップを含む半導体装置であって、
    前記半導体チップは、
    （ａ）前記演算部および前記メモリに電源電位を供給する第１配線と、
    （ｂ）前記演算部に前記電源電位よりも低い電位を供給する第２配線と、
    （ｃ）前記メモリに前記電源電位よりも低い電位を供給する第３配線と、
    （ｄ）基準電位を供給する基準配線と、
    （ｅ）前記第２配線と前記基準配線との電気的な接続および切断を行なう第１スイッチと、
    （ｆ）前記第３配線と前記基準配線との電気的な接続および切断を行なう第２スイッチと、
    （ｇ）前記第１配線と電気的に接続する複数の第１パッドと、
    （ｈ）前記基準配線と電気的に接続する複数の第２パッドとを有し、
    複数の前記第１パッドおよび複数の前記第２パッドは前記コア領域に形成され、かつ、前記第１スイッチおよび前記第２スイッチも前記コア領域に形成され、
    前記演算部は、前記コア領域内に形成されている矩形形状の演算部形成領域に形成され、
    前記演算部形成領域を規定する一対の境界領域には、前記第１スイッチを複数含む一対の第１スイッチ列が形成され、
    一対の前記第１スイッチ列のそれぞれと平面的に重なり、かつ、一対の前記第１スイッチ列のぞれぞれと電気的に接続された一対の前記第２パッドが形成されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記演算部形成領域内に形成され、かつ、一対の前記第２パッドから等距離にある位置に前記第１パッドが形成されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置であって、
    前記入出力領域には、複数の第３パッドが形成されており、
    前記第３パッドと前記第２パッドとは電気的に接続されていることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置であって、
    前記入出力領域には、複数の第３パッドが形成されており、
    前記第３パッドと前記第１パッドとは電気的に接続されていることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置であって、
    前記第１配線と前記第２配線との間および前記第１配線と前記第３配線との間に保護素子が接続されており、前記保護素子は前記コア領域内に形成されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記保護素子は、ダイオードであることを特徴とする半導体装置。
  12. 請求項１記載の半導体装置であって、
    前記第２配線は、グローバル配線とローカル配線から形成され、
    前記第１スイッチは、前記ローカル配線と前記グローバル配線との間に接続されたローカルスイッチと、前記グローバル配線と前記基準配線との間に接続されたグローバルスイッチから構成されることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置であって、
    前記ローカルスイッチおよび前記グローバルスイッチは、ｎチャネル型電界効果トランジスタから形成され、前記ローカルスイッチを構成するｎチャネル型電界効果トランジスタのゲート絶縁膜の膜厚は、前記グローバルスイッチを構成するｎチャネル型電界効果トランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
  14. 請求項１記載の半導体装置であって、
    前記コア領域に形成されている複数の前記第１パッドおよび複数の前記第２パッドは突起電極として形成されていることを特徴とする半導体装置。
  15. 請求項１記載の半導体装置であって、
    前記半導体チップを実装する実装基板を備え、
    前記実装基板には、前記実装基板に実装された前記半導体チップの周囲を囲むように一対の電源バスが形成され、
    一対の前記電源バスの一方に複数の前記第１パッドがワイヤを用いて接続され、
    一対の前記電源バスの他方に複数の前記第２パッドがワイヤを用いて接続されていることを特徴とする半導体装置。
  16. 請求項１記載の半導体装置であって、
    前記コア領域にも入出力回路が形成されていることを特徴とする半導体装置。
  17. 請求項１記載の半導体装置であって、
    前記コア領域にも前記演算部や前記メモリで使用する電源電位よりも高い電源電位を使用する入出力回路が形成されていることを特徴とする半導体装置。
  18. 請求項１記載の半導体装置であって、
    前記コア領域には、複数の前記第１パッドおよび複数の前記第２パッドの他に、複数の信号用パッドが形成されていることを特徴とする半導体装置。
  19. 請求項１８記載の半導体装置であって、
    前記コア領域は、中央コア領域と前記中央コア領域の外側にある周辺コア領域から構成され、
    前記中央コア領域には、複数の前記第１パッドおよび複数の前記第２パッドが形成され、前記周辺コア領域には、複数の前記信号用パッドが形成されていることを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置であって、
    前記信号用パッドの大きさよりも前記第１パッドの大きさおよび前記第２パッドの大きさの方が大きいことを特徴とする半導体装置。
  21. コア領域と前記コア領域の外側に形成された入出力領域とを備え、
    前記コア領域には、演算部と前記演算部からのデータを保持するメモリが形成され、
    前記入出力領域には、前記コア領域に形成された前記演算部あるいは前記メモリと外部とのデータの入出力を行なうための入出力回路が形成されている半導体チップを含む半導体装置であって、
    前記半導体チップは、
    （ａ）前記演算部および前記メモリに基準電位を供給する基準配線と、
    （ｂ）前記演算部に前記基準電位よりも高い電位を供給する第４配線と、
    （ｃ）前記メモリに前記基準電位よりも高い電位を供給する第５配線と、
    （ｄ）電源電位を供給する電源配線と、
    （ｅ）前記電源配線と前記第４配線との電気的な接続および切断を行なう第３スイッチと、
    （ｆ）前記電源配線と前記第５配線との電気的な接続および切断を行なう第４スイッチと、
    （ｇ）前記電源配線と電気的に接続する複数の第１パッドと、
    （ｈ）前記基準配線と電気的に接続する複数の第２パッドとを有し、
    複数の前記第１パッドおよび複数の前記第２パッドは前記コア領域に形成され、かつ、前記第３スイッチおよび前記第４スイッチも前記コア領域に形成され、
    前記第３スイッチを複数含む第３スイッチ列と前記第１パッド、あるいは、前記第４スイッチを複数含む第４スイッチ列と前記第１パッドとは、平面的に重なる領域を有することを特徴とする半導体装置。
  22. 請求項２１記載の半導体装置であって、
    前記第３スイッチおよび前記第４スイッチは、半導体基板に形成されたｐチャネル型電界効果トランジスタから形成されていることを特徴とする半導体装置。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
KR100894254B1 (ko) * 2007-11-06 2009-04-21 주식회사 실리콘웍스 전압강하가 최소화된 전원공급라인을 구비하는 반도체 칩
JP4492736B2 (ja) * 2008-06-12 2010-06-30 ソニー株式会社 半導体集積回路
JP5239766B2 (ja) 2008-11-14 2013-07-17 富士通セミコンダクター株式会社 レイアウト設計方法
JP2010225782A (ja) * 2009-03-23 2010-10-07 Renesas Electronics Corp 半導体集積回路装置
US8400743B2 (en) * 2010-06-30 2013-03-19 Advanced Micro Devices, Inc. Electrostatic discharge circuit
JP5896682B2 (ja) * 2011-10-18 2016-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
WO2013111757A1 (en) * 2012-01-23 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8817516B2 (en) * 2012-02-17 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Memory circuit and semiconductor device
US9104395B2 (en) 2012-05-02 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Processor and driving method thereof
KR102088865B1 (ko) 2012-09-03 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로 컨트롤러
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
TWI619010B (zh) * 2013-01-24 2018-03-21 半導體能源研究所股份有限公司 半導體裝置
US9786685B2 (en) 2015-08-26 2017-10-10 Samsung Electronics Co., Ltd. Power gate switching system
KR20170045553A (ko) * 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 재배선 라인을 구비하는 반도체 장치
TWI626660B (zh) * 2017-04-21 2018-06-11 瞻誠科技股份有限公司 記憶體裝置及其製作方法
US10565341B2 (en) * 2017-05-15 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Constrained cell placement
KR101918289B1 (ko) 2017-05-26 2018-11-13 (주)뉴트론 저전력 반도체 소자
WO2020056685A1 (zh) * 2018-09-20 2020-03-26 华为技术有限公司 一种传输门电路、矩阵开关以及电子设备
CN112753098B (zh) * 2018-09-28 2024-10-18 株式会社索思未来 半导体装置
JP7080845B2 (ja) 2019-03-20 2022-06-06 株式会社東芝 半導体装置
KR20220030348A (ko) * 2020-08-27 2022-03-11 삼성전자주식회사 메모리 장치
US11495535B2 (en) 2020-12-17 2022-11-08 Advanced Micro Devices, Inc. Fuses to measure electrostatic discharge during die to substrate or package assembly
JP2022110807A (ja) 2021-01-19 2022-07-29 株式会社ソシオネクスト 半導体装置
CN117999861A (zh) * 2021-09-30 2024-05-07 株式会社索思未来 半导体装置
JPWO2023054600A1 (ja) * 2021-09-30 2023-04-06
WO2023054602A1 (ja) * 2021-09-30 2023-04-06 株式会社ソシオネクスト 半導体装置
CN116776824B (zh) * 2023-08-22 2023-11-03 上海韬润半导体有限公司 一种电源开关自动化串行连接方法和装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582735A (ja) * 1991-09-20 1993-04-02 Fujitsu Ltd 大規模集積回路
US5138815A (en) * 1991-11-12 1992-08-18 Doboy Packaging Machinery, Inc. Microprocessor controlled SCR motor drives for wrapping machine
US5283717A (en) * 1992-12-04 1994-02-01 Sgs-Thomson Microelectronics, Inc. Circuit assembly having interposer lead frame
JP2616721B2 (ja) * 1994-11-22 1997-06-04 日本電気株式会社 半導体集積回路装置
JPH09161476A (ja) * 1995-10-04 1997-06-20 Toshiba Corp 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム
JPH1050958A (ja) * 1996-08-05 1998-02-20 Toshiba Corp 半導体記憶装置、半導体記憶装置のレイアウト方法、半導体記憶装置の動作方法および半導体記憶装置の回路配置パターン
JPH1117099A (ja) * 1996-11-12 1999-01-22 T I F:Kk メモリモジュール
JPH1187520A (ja) 1997-09-09 1999-03-30 Toshiba Corp 半導体集積回路装置
JP3847147B2 (ja) * 2001-11-22 2006-11-15 富士通株式会社 マルチスレショールド電圧ｍｉｓ集積回路装置及びその回路設計方法
JP3993438B2 (ja) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
JP2003338175A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体回路装置
JP2003338193A (ja) * 2002-05-21 2003-11-28 Mitsubishi Electric Corp 半導体メモリモジュール
JP2004055080A (ja) * 2002-07-23 2004-02-19 Renesas Technology Corp 半導体メモリモジュールおよびそれに用いる半導体チップの製造方法
JP4284154B2 (ja) * 2003-10-30 2009-06-24 株式会社東芝 マルチチップパッケージ型メモリシステム
US7138814B2 (en) 2003-11-21 2006-11-21 Agere Systems Inc. Integrated circuit with controllable test access to internal analog signal pads of an area array
JP4200926B2 (ja) 2004-03-10 2008-12-24 ソニー株式会社 半導体集積回路
JP2005268694A (ja) * 2004-03-22 2005-09-29 Sony Corp 半導体集積回路およびその作製方法
JP4765259B2 (ja) * 2004-03-22 2011-09-07 ソニー株式会社 半導体集積回路とその設計装置、設計方法および設計プログラム
JP4367700B2 (ja) * 2004-03-30 2009-11-18 株式会社ルネサステクノロジ 半導体集積回路装置
JP2005327862A (ja) * 2004-05-13 2005-11-24 Toshiba Corp 半導体集積回路及び半導体集積回路の設計方法
JP4671765B2 (ja) 2004-06-03 2011-04-20 株式会社半導体エネルギー研究所 記憶装置及びその作製方法
JP4714439B2 (ja) * 2004-08-04 2011-06-29 パナソニック株式会社 半導体装置
CN101185162A (zh) * 2005-04-21 2008-05-21 株式会社瑞萨科技 半导体集成电路
JP2006339252A (ja) * 2005-05-31 2006-12-14 Fujitsu Ltd 半導体装置及びその製造方法
US20070109831A1 (en) * 2005-11-15 2007-05-17 Siva Raghuram Semiconductor product and method for forming a semiconductor product
JP2007200963A (ja) * 2006-01-24 2007-08-09 Hitachi Ltd 半導体記憶装置
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置

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