KR101016463B1 - 반도체 집적 회로 - Google Patents

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Abstract

반도체 메모리를 갖는 반도체 칩(4)과, 로직 회로를 갖는 머더 칩(2)을 1개의 패키지에 실장한 반도체 집적 회로에서, 반도체 칩(4)의 스탠바이 상태에서의 리크 전류가 현저하다고 하는 문제가 있었다. 머더 칩(2)에, 반도체 칩(4)의 전원 패드(10)와 접속되고, 외부로부터의 전원 전압을 반도체 칩(4)에 공급하기 위한 스위치 셀(20)을 설치하고, 제어 회로로부터의 제어 신호에 의해, 반도체 메모리의 스탠바이 모드 시에는, 반도체 칩(4)의 전원 패드(10)와 머더 칩(2)의 반도체 메모리의 전원 전압선과의 접속을 차단한다. 이에 의해, 반도체 메모리에서 발생하는 리크 전류를 억제할 수 있다.
반도체 칩, 머더 칩, 전원 패드, 스위치 셀, 외부 셀, 스위치 소자

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적 회로의 전원 제어에 관한 것으로, 특히 반도체 메모리를 갖는 반도체 칩과 로직 회로를 갖는 반도체 칩을 동일한 패키지에 실장한 반도체 집적 회로의 전원 제어에 관한 것이다.
반도체 집적 회로는 해마다 집적도를 향상시킴과 함께, 다양한 기능의 회로를 1개의 반도체 칩에 집적함으로써 다기능화가 진행되고 있다. 보다 다기능화한 반도체 칩을 실현하기 위해, 반도체 칩(본 명세서에서는 특히 머더 칩이라고 칭함)에 다른 반도체 칩(본 명세서에서는 스택 칩이라 칭함)을 장착하는, 소위 멀티칩 패키지(MCP)가 실용화되어 있다. 이와 같이 복수의 반도체 칩을 동일한 패키지에 실장한 반도체 집적 회로의 것을 멀티칩 모듈이라고 한다. 이 멀티칩 모듈은 완전히 서로 다른 기능을 갖는 칩을 겹침으로써 실장 면적을 축소함과 함께, 기판에 실장하는 칩의 개수를 줄임으로써, 이 모듈을 탑재하는 제품의 제조 코스트를 저감할 수 있다.
멀티칩 모듈의 대표적인 것으로서는, 아날로그, 디지털 혼재의 연산 회로나 어느 특정한 기기를 제어하기 위한 제어 회로가 형성된 머더 칩 상에, 이 회로가 사용하는 데이터를 저장하기 위한 DRAM(다이내믹 랜덤 액세스 메모리)의 스택 칩을 장착한 것을 들 수 있다. DRAM 칩을 탑재한 멀티칩 모듈에서는, DRAM 칩의 동작에 필요한 전원 전압, 예를 들면 고전압(VDD)과 저전압(VSS)이 머더 칩을 통하여 외부로부터 공급된다.
머더 칩 상에 DRAM 칩을 탑재한 것으로서, 예를 들면 일본 특허 공개 제2002-100729호를 들 수 있다.
DRAM 칩을 머더 칩 상에 겹침으로써 실장한 종래의 반도체 집적 회로에서는, DRAM 칩에 액세스하지 않는 상태(스탠바이 모드), 즉 머더 칩과 DRAM 칩 사이에서 데이터의 교환이 행해지지 않는 경우라도, DRAM 칩을 동작시키는 데에 필요한 전원 전압(VDD, VSS)이 DRAM 칩에 공급되어 있었다. 그 결과, 스탠바이 모드에서, DRAM 칩 내의 VDD와 VSS 사이에서 리크 전류가 생겨, DRAM 칩의 소비 전력이 증가한다고 하는 문제가 생기고 있었다.
상기 과제를 해결하기 위해, 본 발명은 복수의 반도체 칩을 1개의 패키지에 실장한 반도체 집적 회로에서, 하나의 반도체 칩으로부터 다른 반도체 칩에의 전원 전압의 공급을 막는 차단 수단을 구비한다.
본 발명에 따르면, 스탠바이 모드 시의 DRAM 칩에서의 리크 전류를 저감할 수 있어, 반도체 집적 회로의 소비 전력을 저감할 수 있다.
도 1은, 로직 회로를 갖는 머더 칩(2) 상에 DRAM 칩(4)이 MCP에 의해 실장된 반도체 집적 회로의 평면도를 도시한다. DRAM 칩(4)은, 머더 칩(2)의 중앙 부근에 배치된다. DRAM 칩(4)은, 그 중앙 부근에 1 비트의 디지털 데이터를 기억하기 위한 기억 소자가 바둑판 눈금 형상으로 다수 형성되어, 기억부(5)를 구성하고 있다. 기억부(5)에는, 「0」과 「1」의 2치로 이루어지는 디지털 데이터를 나타내기 위한 고전압(VDD_DRAM)과 저전압(VSS_DRAM)이 공급된다. 예를 들면, 디지털 데이터의「0」은 VSS_DRAM에, 「1」은 VDD_DRAM에 대응한다. VDD_DRAM과 VSS_DRAM은, DRAM 칩(4) 상의 기억부(5) 주변에 설치된 I/O(INPUT/OUTPUT) 셀(9)을 통하여 외부로부터 공급된다. 여기서, I/O 셀(9)은 DRAM 칩(4)의 긴 변 부분에만 형성되어 있다.
DRAM 칩(4)의 주변의, 머더 칩(2) 상에는 DRAM 칩(4)을 둘러싸도록 복수의 전원선이 배치된다. DRAM 칩(4)과 인접하는 위치에는, 머더 칩(2)의 로직 회로 등에 제1 전원 전압(VDD1)을 공급하기 위한 제1 전원선(6)이 형성된다. VDD1은, 예를 들면, 1.5V 정도로 설정할 수 있다.
제1 전원선(6)의 주위에는 프리 버퍼용의 복수의 전원선(7)(Vdd, Vss)이 형성된다. 프리 버퍼는, 외부로부터 공급된 전압을 증폭 또는 감소시키는 레벨 시프터 등으로 구성된다.
프리 버퍼용의 복수의 전원선(7)의 주변의, 머더 칩(2)의 긴 변 부분에는, DRAM 칩(4)에 VDD_DRAM을 공급하기 위한 DRAM 전원선(8)이 형성된다. 여기서, DRAM 칩(4)의 I/O 셀(9)은 DRAM 칩(4)의 짧은 변 방향을 향하여 병렬로 배치되어 있기 때문에, VDD_DRAM이 공급되는 I/O 셀(9)의 DRAM 전원 패드(10)는, 머더 칩(2)의 긴 변측에 배치되고, 짧은 변측에는 배치할 필요가 없다. 그에 의해, DRAM 전원선(8)은 머더 칩(2)의 긴 변 부분에 배치하는 것이 바람직하고, 머더 칩(2)의 짧은 변 부분에는 DRAM 전원선(8)을 배치할 필요가 없다.
DRAM 전원선(8)의 주변에는, 머더 칩(2)의 로직 회로 등에 제2 전원 전압(VDD2)을 공급하기 위한 제2 전원선(12)이 형성된다. 여기서, 예를 들면 VDD2는, VDD1보다도 고전압으로 설정할 수 있어, 1.65∼3.3V 정도로 설정할 수 있다.
제2 전원선(12)의 주변에는, 접지 전압으로 설정된 GND선(14)이 형성된다. 이 GND선(14)도 DRAM 칩(4)을 둘러싸도록 링 형상으로 형성된다.
또한, 제1 전원선(6)과 프리 버퍼용의 전원선(7)에 인가되는 전압은, DRAM 전원선(8)에 인가되는 전압보다도 저전압이므로, 제1 전원선(6)과 프리 버퍼용의 전원선(7)의 선 폭은, DRAM 전원선(8)의 그것보다도 좁아서 좋다.
머더 칩(2)의 긴 변 및 짧은 변 부분에는, 복수의 전원선과 직교하는 방향으로, 머더 칩(2)이 칩 외부와의 신호 수수를 행하는 복수의 I/O 셀이 형성된다. 머더 칩(2)의 긴 변 부분에 설치되는 복수의 I/O 셀은, 칩 외부로부터 머더 칩(2)의 DRAM 전원선(8)에 VDD_DRAM을 공급하기 위한 제1 I/O 셀(18)과, 칩 외부로부터 공급된 VDD_DRAM을 DRAM 칩(4)에 공급하기 위한 제2 I/O 셀(20)과, 칩 외부로부터 머더 칩(2)에 VSS_DRAM을 공급하기 위한 I/O 셀(29)과, VSS_DRAM을 DRAM 칩(4)에 공 급하는 I/O 셀(19)로 구성된다. 본 명세서에서는, 이 제1 I/O 셀(18)의 것을, 특히 「외부 셀(18)」, I/O 셀(19)의 것을 「그라운드 셀(19)」, 제2 I/O 셀(20)의 것을 「스위치 셀(20)」이라고 부르기로 한다. 또한, 머더 칩(2)의 짧은 변 부분에는, 제2 전원선(12)과 접속되는 복수의 I/O 셀(17)이 설치된다. 또한, 머더 칩(2)의 긴 변 부분에도, 외부로부터 공급되는 VDD1이나 VDD2를 머더 칩(2)의 제1 전원선(6)이나 제2 전원선(12)에 공급하는 I/O 셀이 설치되지만, 짧은 변 부분에는 외부 셀(18)과 스위치 셀(20)은 설치되지 않는다. 이것은, 외부 셀(18)과 스위치 셀(20)이, 머더 칩(2)의 긴 변 부분에 배치된 DRAM 전원선(8)에 접속되기 때문이다.
또한, 머더 칩(2) 상의 I/O 셀은 복수의 전원선에 중첩하여 형성되지만, 머더 칩(2)의 긴 변 부분에는 DRAM 전원선(8)이 설치되고, 짧은 변 부분에는 DRAM 전원선(8)이 설치되지 않으므로, 긴 변 부분과 짧은 변 부분에 설치되는 I/O 셀의 DRAM 전원선(8)과 직교하는 방향의 길이가 서로 다르다. 즉, 머더 칩(2)의 짧은 변 부분에 설치되는 I/O 셀(17)보다도, 긴 변 부분에 설치되는 외부 셀(18)과 스위치 셀(20)쪽이 길다. 이에 의해, 머더 칩(2)의 DRAM 칩(4)이 설치되지 않은 부분의, 머더 칩(2)의 긴 변 방향의 길이를 짧게 설정할 수 있어, 머더 칩(2)의 칩 면적을 작게 할 수 있다.
또한, 외부 셀(18)과 스위치 셀(20)에는, 머더 칩(2)과 머더 칩(2) 외부, 혹은 머더 칩(2)과 DRAM 칩(4)을 접속하기 위한 본딩 패드(22)가 공통으로 형성된다. 본딩 패드(22)는 머더 칩(2)의 가장 외주 부분, 즉 복수의 전원선보다도 외측에 배 치된다. 외부 셀(18)의 본딩 패드(22)는 칩 외부와 와이어(21)에 의해 접속되고, 스위치 셀(20)의 본딩 패드(22)는 DRAM 칩(4) 상의 전원 패드(10)와 와이어(23)에 의해 접속된다. 즉, 와이어(23)는 복수의 전원선을 걸쳐서 형성된다.
또한, 스위치 셀(20)에는, 후술하는 컨트롤 패드(48)가 설치된다. 컨트롤 패드(48)는, 복수의 전원선과 동일층에 형성하는 것이 바람직하다.
도 2는, 도 1의 A-A'선을 따른 외부 셀(18)의 단면도를 도시하고 있다. 머더 칩(2)의 반도체 기판(50)의 표면 근방에는, 각종의 논리 회로에 의해 구성되는 연산 회로 등의 반도체 집적 회로(25)가 형성된다. 반도체 기판(50) 상에는 절연막을 개재하여 Al 등으로 구성되는 배선(40)과 절연막(45)으로 이루어지는 배선층(46)이 형성된다. 절연막(45)은 배선층(46) 상에 형성되는 복수의 전원선과 배선(40)을 전기적으로 절연하는 역할을 담당한다. 또한, 이 배선층(46)은 1층의 배선으로 이루어지는 배선층(46)밖에 도시하고 있지 않지만, 본 발명은 이에 한정되는 일 없이, 다층의 배선으로 이루어지는 다층 배선층으로 구성하여도 된다.
배선층(46) 상에는, DRAM 전원선(8) 등의 복수의 전원선이 형성된다. 배선(40)은 컨택트 홀(44, 47)을 통하여 본딩 패드(22)와 DRAM 전원선(8)에 접속되어 있다. 본딩 패드(22)에는, 와이어(21)를 통하여 칩 외부로부터 VDD_DRAM이 공급되고, 배선(40)을 통하여 DRAM 전원선(8)에도 VDD_DRAM이 공급된다. VDD_DRAM은 1개의 외부 셀(18)로부터 공급되는 것은 아니며, 복수의 외부 셀(18)로부터 공급되는 것이 바람직하다. 이것은, 복수의 외부 셀(18)로부터 공급함으로써 DRAM 전원선(8)의 전압을 안정화할 수 있기 때문이다. 여기서는, 예를 들면 5개의 외부 셀(18)로부터 공급된다.
도 3은, 도 1의 B-B'선을 따른 스위치 셀(20)의 단면도를 도시하고 있다. 반도체 기판(50)의 표면 근방에는, 각종의 논리 회로에 의해 구성되는 연산 회로 등의 반도체 집적 회로(25)가 형성된다. 도 3에서는, 그 일부로서 MOS 트랜지스터로 이루어지는 스위치 소자(27)가 설치된다. 여기서, 스위치 소자(27)는, P형 MOS 트랜지스터로 구성되는 것이 바람직하다. 즉, 스위치 소자(27)는 N형 실리콘으로 이루어지는 반도체 기판(50)의 표면 근방에 고농도의 P형 불순물이 첨가된 소스 영역(24)과 드레인 영역(26)이 설치되고, 게이트 절연막(28)을 개재하여 게이트 전극(30)이 설치된 구성이 바람직하다.
또한, 스위치 소자(27)는 1개의 스위치 셀(20)에 대해 1개 설치하는 것은 아니며, DRAM 전원선(8)이 머더 칩(2)의 긴 변을 따라 연장하는 방향으로 복수 설치되는 것이 바람직하다. 이에 의해, 전류 구동 능력을 향상시킬 수 있다.
스위치 소자(27) 등의 반도체 집적 회로(25)가 형성된 반도체 기판(50) 상에는, 절연막(32)을 개재하여 배선층(46)이 형성된다. 배선층(46)은 배선(40)과 절연막(45)으로 구성되어 있다. 배선(40)은, 알루미늄으로 형성되어, 예를 들면 컨택트 홀(36)을 통하여 스위치 소자(27)의 드레인 영역(26)과 접속됨과 함께, 배선층(46) 상에 형성되는 본딩 패드(22)와 컨택트 홀을 통하여 접속된다. 즉, 배선(40)은 드레인 영역(26)과 본딩 패드(22)를 전기적으로 접속하는 역할을 담당한다. 또한, 본딩 패드(22)는 DRAM 칩(4)의 DRAM 전원 패드(10)와 와이어 본딩에 의해 전기적으로 접속된다.
배선(38)도 배선(40)과 마찬가지로 스위치 소자(27)의 게이트 전극(30)과 스위치 소자(27)의 온 오프를 제어하는 신호를 공급하기 위한 컨트롤 패드(48)를 전기적으로 접속하는 역할을 담당한다. 컨트롤 패드(48)에는, 머더 칩(2)에 설치된 도시하지 않은 제어 회로로부터 제어 신호가 공급된다.
또한, 스위치 소자(27)의 소스 영역(24)은, 절연막(32)과 배선층(46)을 관통하는 컨택트 홀(34)을 통하여 DRAM 전원선(8)과 접속된다. DRAM 전원선(8)에는 외부 셀(18)을 통하여 칩 외부로부터 VDD_DRAM이 공급되므로, 소스 영역(24)의 전위도 VDD_DRAM으로 된다.
이와 같은 구성에 의해, 스위치 소자(27)의 게이트 전극(30)에 제어 회로로부터 스위치 소자(27)를 온으로 하는 제어 신호가 공급된 경우, 외부 셀(18)을 통하여 칩 외부로부터 DRAM 전원선(8)에 공급된 VDD_DRAM이, 스위치 소자(27)를 통하여 본딩 패드(22)로부터 DRAM 칩(4)의 DRAM 전원 패드(10)에 공급된다. 한편, 스위치 소자(27)가 오프로 되는 제어 신호가 게이트 전극(30)에 인가된 경우에는, DRAM 전원선(8)과 DRAM 셀(20)의 본딩 패드(22)와의 접속이 차단되고, DRAM 칩(4)에의 VDD_DRAM의 공급이 차단된다.
본 발명에서는, DRAM 칩(4)에 액세스하지 않은 스탠바이 모드에서, 스위치 소자(27)를 오프로 하는 제어 신호를 스위치 소자(27)에 공급하고, DRAM 전원선(8)과 DRAM 셀(20)의 본딩 패드(22)와의 전기적 접속을 차단한다. 즉, 스탠바이 모드 시에는, DRAM 칩(4)에 VDD_DRAM이 공급되지 않고, DRAM 내에서 리크 전류가 생기는 것을 방지할 수 있다. 이에 의해, DRAM의 소비 전력을 저감할 수 있다.
본 발명은, 상술한 실시 형태에 한정되는 것은 아니다. 예를 들면, 복수의 전원선을 머더 칩(2)의 내측으로부터 제1 전원선(6), 프리 버퍼용 전원선(7), DRAM 전원선(8) 등의 순서대로 배치하고 있지만, 임의의 순서대로 전원선을 배치할 수 있다. 또한, 스위치 소자는 P형 MOS 트랜지스터로 구성되어 있지만, N형 MOS 트랜지스터 등으로 구성하여도 된다.
또한, 본 실시 형태의 반도체 집적 회로에서는, 머더 칩(2) 상에 DRAM 칩(4)을 MCP 실장한 것을 예로 들고 있지만, 본 발명은 DRAM 칩(4)에 한하지 않고, 외부로부터의 전원 전압을 머더 칩(2)을 통하여 공급되는 반도체 칩이면 된다. 즉, 머더 칩 상의 반도체 칩에 액세스하지 않은 상태일 때에, 반도체 칩에 전원 전압을 공급하는 전원선과 반도체 칩 상의 전원 패드와의 접속을 머더 칩에 설치되는 스위치 소자에 의해 차단함으로써, 반도체 칩 내에서 발생하는 리크 전류를 억제할 수 있다.
또한, 본 발명에서는, DRAM 칩(4)에 VDD_DRAM을 공급하기 위한 스위치 셀(20)의 수가 칩 외부로부터 머더 칩(2)에 VDD_DRAM을 공급하기 위한 외부 셀(18)의 수보다도 많은 구성으로 하는 것이 바람직하다.
또한, 머더 칩(2)의 긴 변 부분에는, DRAM 칩(2)과의 전원 전압의 수수를 행하는 외부 셀(18)과 스위치 셀(20)이 설치되지만, 짧은 변 부분에는 그들 셀이 설치되어 있지 않다. 그에 의해, 머더 칩(2)의 짧은 변 부분으로부터 칩 외부에 나가는 핀의 수를 긴 변 부분으로부터 칩 외부에 나가는 핀의 수보다도 적게 할 수 있다.
도 1은 본 발명의 실시 형태에서의 MCP된 반도체 집적 회로의 평면도.
도 2는 본 발명의 실시 형태에서의 MCP된 반도체 집적 회로의 단면도.
도 3은 본 발명의 실시 형태에서의 MCP된 반도체 집적 회로의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 머더 칩
4 : DRAM 칩
5 : 기억부
6 : 제1 전원선
7 : 프리 버퍼용 전원 전압
8 : DRAM 전원선
9, 17 : I/O 셀
10 : DRAM 전원 패드
12 : 제2 전원선
14 : GND 전원선
18 : 외부 셀
19 : 그라운드 셀
20 : 스위치 셀
21, 23 : 와이어
22 : 본딩 패드
24 : 소스 영역
25 : 반도체 집적 회로
26 : 드레인 영역
27 : 스위치 소자
28 : 게이트 절연막
30 : 게이트 전극
32, 45 : 절연막
34, 36, 42, 44, 47 : 컨택트 홀
38, 40 : 배선
46 : 배선층
48 : 컨트롤 패드
50 : 반도체 기판

Claims (5)

  1. 복수의 반도체 칩을 1개의 패키지에 실장한 반도체 집적 회로에서, 하나의 반도체 칩으로부터 다른 반도체 칩에의 전원 전압의 공급을 막는 차단 수단을 구비하고,
    상기 복수의 반도체 칩은, 로직 회로를 갖는 제1 반도체 칩과 반도체 메모리를 갖는 제2 반도체 칩을 포함하고,
    상기 차단 수단은, 상기 제1 반도체 칩에 설치된 MOS 트랜지스터로 이루어지는 스위치 소자이며,
    상기 스위치 소자는, 스탠바이 모드 시에 상기 제1 반도체 칩에 설치된 전원 제어 회로로부터의 제어 신호에 따라서, 상기 제1 반도체 칩으로부터 상기 제2 반도체 칩에의 전원 전압의 공급을 차단하는 것을 특징으로 하는 반도체 집적 회로.
  2. 삭제
  3. 삭제
  4. 로직 회로를 갖고, 복수의 I/O 셀로 이루어지는 제1 I/O 셀군과 복수의 I/O 셀로 이루어지는 제2 I/O 셀군을 갖는 제1 반도체 칩과,
    반도체 메모리를 갖고, 복수의 I/O셀로 이루어지는 제3 I/O셀군을 갖고, 상기 제1 반도체 칩에 장착되는 제2 반도체 칩을 갖고,
    상기 제1 I/O셀군은, 외부 회로와 접속되기 위하여 이용되고, 상기 제2 I/O 셀군은, 상기 제3 I/O 셀군과 접속되어 이루어지는 반도체 집적 회로로서,
    상기 제2 I/O셀 군에는, 상기 제3 I/O 셀군과의 전기적 접속을 차단하는 차단 수단이 설치되고,
    상기 제1 반도체 칩에는, 상기 제2 반도체 칩에 전원 전압을 공급하기 위한 전원선이 설치되고,
    상기 제1 I/O 셀군은, 상기 외부 회로로부터 공급되는 상기 전원 전압을 상기 전원선에 공급하고,
    상기 제2 I/O 셀군은, 상기 전원 전압을 상기 제3 I/O 셀군에 공급하고,
    상기 차단 수단은, 각각의 상기 제2 I/O 셀군에 설치되고, 스탠바이 모드 시에 상기 제2 I/O 셀군으로부터 상기 제3 I/O 셀군에 공급되는 상기 전원 전압을 차단하는 것을 특징으로 하는 반도체 집적 회로.
  5. 삭제
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