JPH04296051A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路技術さ
らには電源ピンの静電破壊防止に適用して特に有効な技
術に関し、例えば内部降圧回路を有するダイナミック型
ＲＡＭに利用して有効な技術に関する。

【０００２】

【従来の技術】従来、半導体集積回路においては静電耐
圧の低い信号ピンに関しては素子のＰＮ接合やゲート絶
縁膜の静電破壊を防止するため、静電保護回路が設けら
れていた（オーム社、１９８４年１１月発行、電子通信
学会編「ＬＳＩハンドブック」第６７９頁参照）。ただ
し、従来、電源ピンに関しては、その寄生容量が大きい
こともあって静電保護回路は設けられていなかった。

【０００３】ところで、半導体集積回路はますます微細
加工による高密度化が進んでおり、例えばダイナミック
型ＲＡＭでは大容量化に伴って内部回路を従来に比べて
低い３．３Ｖのような電源電圧で駆動するようにしたも
のが提案されている。この場合、システムを構成する他
のＬＳＩとのインタフェースはＴＴＬレベルであるため
、入出力部にはまだ５Ｖの電源電圧が必要とされる。 そこで、ＬＳＩ内部に外部電源電圧を降圧する降圧回路
を設けるようにしたダイナミック型ＲＡＭも提案されて
いる（日経ＢＰ社発行、「日経マイクロデバイス」１９
９０年３月号、第５６頁−第６３頁参照）

【０００４】

【発明が解決しようとする課題】上記のように内部降圧
回路を有する半導体集積回路にあっては、電源ピンに接
続される配線は入出力回路の電源ラインと降圧回路まで
の電源ラインのみであるため、電源ピンに接続される配
線の総延長が降圧回路を有しない半導体集積回路に比べ
て短くなる。その結果、電源ピンの寄生容量が小さくな
り、降圧回路を有しないＬＳＩに比べて静電耐圧が低下
するという問題点があることが本発明者等によって明ら
かにされた。

【０００５】本発明の目的は、特に内部降圧回路を有す
る半導体集積回路における電源ピンの静電耐圧を向上さ
せることにある。この発明の前記ならびにそのほかの目
的と新規な特徴については、本明細書の記述および添附
図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、内部降圧回路を有する半導体集
積回路において、電源パッド（ＶｃｃパッドおよびＶｓ
ｓパッド）間または電源パッドとそれ以外の入出力パッ
ドとの間に静電保護回路を設けるようにしたものである
。

【０００７】

【作用】内部降圧回路を有する半導体集積回路では電源
ピンの寄生容量が小さくなるため高電圧が印加されたと
きに蓄積できる電荷量が少ないので静電耐圧が低いが、
上記した手段によれば、電源ピンに印加された電荷を静
電保護回路を通して他のピンに逃がしてやることができ
るため、電源ピンの静電耐圧の向上を図るという上記目
的を達成することができる。

【０００８】

【実施例】図１には、本発明をダイナミック型ＲＡＭに
適用した場合の一実施例が示されている。図１において
、１は１キャパシタ１ＭＯＳ型メモリセルがマトリクス
状に配設されてなるメモリアレイ、２はメモリアレイ内
の１本のワード線を選択するためのＸデコーダ、３はメ
モリアレイ内の１本のデータ線を選択するためのＹデコ
ーダおよびカラムスイッチ列である。４は互いに隣接す
る２本のデータ線間のレベル差を増幅するセンスアンプ
列である。

【０００９】また、図１において、１１は外部からアド
レス端子Ａ１−Ａｉに入力されたカラムアドレス信号を
、カラムアドレスストローブ信号ＣＡＳに同期して取り
込んで相補アドレス信号に変換して上記Ｙデコーダ３に
供給するカラムアドレスバッファ、１２は外部からアド
レス端子Ａ１−Ａｉに入力されたロウアドレス信号を、
ロウアドレスストローブ信号ＲＡＳに同期して取り込ん
で相補アドレス信号に変換して上記Ｘデコーダ２に供給
するロウアドレスバッファで、ロウアドレスバッファ１
２にはリフレッシュ制御回路１３で発生されたリフレッ
シュアドレスと上記入力ロウアドレスがマルチプレクサ
１４によって択一的に供給されるようになっている。１
５は上記センスアンプ列４で増幅された読出し信号を外
部へ出力したり、外部から入力された書込みデータ信号
Ｄｉｎを取り込んでデータ線へ供給する入出力回路、１
６は外部から入力された上記ストローブ信号ＲＡＳ，Ｃ
ＡＳやライトイネーブル信号ＷＥに基づいて上記各回路
ブロックに対する制御信号φｘ，φｙ等を発生するタイ
ミング発生回路である。

【００１０】さらに、１７は外部から供給される５Ｖの
ような電源電圧Ｖｃｃを３．３Ｖのような内部回路に適
した電圧Ｖｃ１に降圧する降圧回路である。降圧された
電圧Ｖｃ１は、上記メモリアレイ１やその周辺のデコー
ダ２，３、センスアンプ４等に供給される。２１は外部
から供給される５Ｖのような電源電圧Ｖｃｃが印加され
る電源パッド、２２は接地電位Ｖｓｓが印加されるグラ
ンドパッドである。この実施例では、上記電源パッド２
１と２２との間に静電保護回路１８が設けられている。

【００１１】図２には上記静電保護回路１８の一実施例
が示されている。この実施例においては、電源パッド２
１の近傍のＰ型半導体基板３０の表面にＮ型拡散層３１
が形成され、この拡散層３１の周囲にはこれを囲むよう
に第２のＮ型拡散層３２が形成されている。そして、上
記拡散層３１の表面には上記電源パッド２１から延設さ
れた電源配線４１の一端がコンタクト穴５１にて接触さ
れ、上記拡散層３２の表面には上記グランドパッド（２
２）から延設された電源配線４２の一端がコンタクト穴
５２にて接触されている。これによって、電源パッド２
１と基板３０との間にＰＮ接合ダイオードが形成され、
電源パッド２１に高い電圧が印加されたときに上記ダイ
オードがブレークダウンを起こすことによって内部素子
に高電圧が印加されるのが回避される。

【００１２】しかも、この実施例では、拡散層３１に接
触された電源配線４１の一部が他方の拡散層３２の上方
まで延設するように、また拡散層３２に接触された電源
配線４２の一部が他方の拡散層３１の上方まで延設する
ようにそれぞれ形成されており、これによって図３に示
すように拡散層３１と３２との間に素子分離用絶縁膜７
０をゲート絶縁膜とする寄生ＭＯＳＦＥＴ６１，６２が
存在するように構成されている。

【００１３】図４には上記構造の静電保護回路の等価回
路が示されている。すなわち、この静電保護回路は電源
パッド２１と基板３０との間に寄生ダイオードＤ１，Ｄ
２と寄生ＭＯＳＦＥＴ６１，６２が接続され、上記ＭＯ
ＳＦＥＴ６２のゲートには電源電圧Ｖｃｃが、またＭＯ
ＳＦＥＴ６１のゲートには電源電圧Ｖｓｓがそれぞれ印
加された回路となっている。従って、電源パッド２１に
高い電圧が印加されると寄生ダイオードＤ１がブレーク
ダウンを起こすとともに、寄生ＭＯＳＦＥＴ６２がオン
されて電源パッド２１から基板に向かって電流が流れ、
内部回路を構成する素子の静電破壊を防止することがで
きる。また、グランドパッド２２に高い電圧が印加され
ると寄生ダイオードＤ２がブレークダウンを起こすとと
もに、寄生ＭＯＳＦＥＴ６１がオンされてグランドパッ
ド２２から電源パッド２１に向かって電流が流れ、内部
回路を構成する素子の静電破壊を防止することができる
。

【００１４】図５には上記静電保護回路の他の実施例が
示めされている。この実施例は、電源端子およびグラン
ド端子とアドレス入力端子のような信号端子との間に静
電保護回路を設けたものである。図５において、２３は
信号の入出力パッド、４３はこの入出力パッド２３から
延設された信号配線、４１ａ，４１ｂは電源パッド（Ｖ
ｃｃパッド）２１から延設された電源配線、４２ａ，４
２ｂはグランドパッド２２から延設された電源配線であ
る。

【００１５】この実施例では、上記信号線４３の下にこ
れと直交する方向に拡散層３３が形成され、この拡散層
３３の周囲には上記電源配線４１ａ，４１ｂおよび４２
ａ，４２ｂが接触された拡散層３１ａ，３１ｂおよび３
２ａ，３２ｂがそれぞれ形成されている。しかも、信号
線４３の一部は拡散層３１ａ，３２ａの上方まで、また
電源配線４１ａは拡散層３２ｂの上方まで、電源配線４
２ａは拡散層３１ｂの上方まで、さらに電源配線４１ｂ
および４２ｂは拡散層３３の上方までそれぞれ延設する
ように形成されている。

【００１６】これによって、各拡散層３１ａ，３１ｂお
よび３２ａ，３２ｂや３３と基板との間に静電保護用の
寄生ダイオードが構成されるとともに、図５に符号ａ，
ｂ，ｃ，ｄ，ｅ，ｆで示すような箇所に寄生ＭＯＳＦＥ
Ｔが構成される。その結果、電源パッド２１やグランド
パッド２２、入出力パッド２３に高い電圧が印加される
と寄生ダイオードがブレークダウンを起こすとともに、
寄生ＭＯＳＦＥＴがオンされて電源パッド２１やグラン
ドパッド２２から入出力パッド２３に向かって、または
その逆の方向に向かって電流が流れ、または、Ｖｓｓ→
Ｖｃｃ，Ｖｃｃ→Ｖｓｓという方向に電流が流れ、内部
回路を構成する素子の静電破壊を防止することができる
。

【００１７】以上説明したように、上記実施例は、内部
降圧回路を有する半導体集積回路において、電源パッド
（ＶｃｃパッドおよびＶｓｓパッド）間または電源パッ
ドとそれ以外の入出力パッドとの間に静電保護回路を設
けるようにしたので、電源ピンに印加された電荷を静電
保護回路を通して他のピンに逃がしてやることができる
という作用により、電源ピンの静電耐圧を向上させるこ
とができるという効果がある。

【００１８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では静電保護回路を寄生ダイオードと寄生ＭＯ
ＳＦＥＴとで構成しているが、いずれか一方のみとする
ことも可能である。以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
ダイナミック型ＲＡＭに適用した場合について説明した
が、この発明はそれに限定されるものでなく、半導体集
積回路一般に利用することができる。

【００１９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、半導体集積回路における電
源ピンの静電耐圧を向上させることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の一実施例を示す
ブロック図である。

【図２】静電保護回路の具体的構成例を示す平面図であ
る。

【図３】図２におけるＡ−Ａ線に沿った断面構造を示す
断面正面図である。

【図４】上記静電保護回路の等価回路を示す回路図であ
る。

【図５】静電保護回路の他の構成例を示す平面図である
。

【符号の説明】

２１　　電源パッド ２２　　グランドパッド ２３　　入出力パッド ３１，３２，３３　　拡散層 ４１，４２，４３　　電源配線 ６１，６２　　寄生ＭＯＳＦＥＴ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　外部から電源電圧が印加される端子に
   静電保護回路が接続されてなることを特徴とする半導体
   集積回路。
2. 【請求項２】　　上記静電保護回路は、電源電圧パッド
   と他のパッド間に介在されるように形成された寄生ＭＯ
   ＳＦＥＴを含むことを特徴とする請求項１記載の半導体
   集積回路。
3. 【請求項３】　　外部から供給された電源電圧を降圧す
   る降圧回路を備えた半導体集積回路において、上記降圧
   回路へ電源電圧を供給するための電源端子に静電保護回
   路が接続されてなることを特徴とする請求項１または２
   記載の半導体集積回路。