JPH04287360A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04287360A JPH04287360A JP3075837A JP7583791A JPH04287360A JP H04287360 A JPH04287360 A JP H04287360A JP 3075837 A JP3075837 A JP 3075837A JP 7583791 A JP7583791 A JP 7583791A JP H04287360 A JPH04287360 A JP H04287360A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H—ELECTRICITY
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには電源配線のレイアウト方式に適用して特に有効な
技術に関し、例えば半導体記憶装置における雑音低減に
利用して有効な技術に関する。
らには電源配線のレイアウト方式に適用して特に有効な
技術に関し、例えば半導体記憶装置における雑音低減に
利用して有効な技術に関する。
【０００２】
【従来の技術】従来、ダイナミックＲＡＭのような半導
体記憶装置においては電源ピンの位置が規格化されてお
り、電源ラインとグランドラインは図５に示すように、
チップの周縁に沿って配設されていた。この場合、電源
ピンＶｃｃとグランドピンＧＮＤは互いにチップを挾ん
で反対側に位置するので、チップの周縁に沿って電源ラ
インＬｃとグランドラインＬｇを並行して配設させよう
とすると、それぞれのラインに流れる電流の向きが同じ
になる。
体記憶装置においては電源ピンの位置が規格化されてお
り、電源ラインとグランドラインは図５に示すように、
チップの周縁に沿って配設されていた。この場合、電源
ピンＶｃｃとグランドピンＧＮＤは互いにチップを挾ん
で反対側に位置するので、チップの周縁に沿って電源ラ
インＬｃとグランドラインＬｇを並行して配設させよう
とすると、それぞれのラインに流れる電流の向きが同じ
になる。
【０００３】
【発明が解決しようとする課題】ところで、半導体記憶
装置においては、外部からの制御信号が変化することに
よってスタンバイ状態から読出しもしくは書込み動作に
移行すると、アドレスバッファ回路やセンスアンプ等が
起動されるため、電源ラインとグランドラインに急に大
きな電流が流される。しかるに、上述したように、電源
ラインとグランドラインが近接して平行に配設され、電
流の向きが同じになっていると、電源ライン間の相互イ
ンダクタンスによって電源電位が変動が助長され、雑音
が発生するという問題点がある。
装置においては、外部からの制御信号が変化することに
よってスタンバイ状態から読出しもしくは書込み動作に
移行すると、アドレスバッファ回路やセンスアンプ等が
起動されるため、電源ラインとグランドラインに急に大
きな電流が流される。しかるに、上述したように、電源
ラインとグランドラインが近接して平行に配設され、電
流の向きが同じになっていると、電源ライン間の相互イ
ンダクタンスによって電源電位が変動が助長され、雑音
が発生するという問題点がある。
【０００４】そこで、例えばチップ上において、電源ラ
インとグランドラインとを互いに近接して平行に走らせ
、かつそれぞれのラインにおける電流の向きが逆になる
ように配設することによって、一方の電源ラインに流れ
る電流の変化に伴って発生するインダクタンス成分を隣
接された他方の電源ラインのインダクタンス成分で相殺
させ、電源電圧の変動を抑制するようにした発明が提案
されている。
インとグランドラインとを互いに近接して平行に走らせ
、かつそれぞれのラインにおける電流の向きが逆になる
ように配設することによって、一方の電源ラインに流れ
る電流の変化に伴って発生するインダクタンス成分を隣
接された他方の電源ラインのインダクタンス成分で相殺
させ、電源電圧の変動を抑制するようにした発明が提案
されている。
【０００５】しかしながら、上記先願発明にあっては、
隣接された電源ラインの電流の向きが互いに逆になるよ
うにレイアウトするには複数の電源パッドを設けてやら
なくてはならないため、ゲートアレイのようにピン配置
に任意性のあるＬＳＩには容易に適用できるものの、前
述したような電源ピンの位置が規格化されている半導体
記憶装置等には適用することが困難であるという不都合
があった。
隣接された電源ラインの電流の向きが互いに逆になるよ
うにレイアウトするには複数の電源パッドを設けてやら
なくてはならないため、ゲートアレイのようにピン配置
に任意性のあるＬＳＩには容易に適用できるものの、前
述したような電源ピンの位置が規格化されている半導体
記憶装置等には適用することが困難であるという不都合
があった。
【０００６】本発明の目的は、半導体記憶装置において
、電流が急激に変化されることによって発生する電源雑
音を低減させることができるような電源ラインのレイア
ウト方式を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴については、本明細書の
記述および添附図面から明らかになるであろう。
、電流が急激に変化されることによって発生する電源雑
音を低減させることができるような電源ラインのレイア
ウト方式を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴については、本明細書の
記述および添附図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、半導体チップの実装構造として
チップの上に絶縁テープを介してリードフレームを載置
することによりワイヤボンディングを短くしたＬＯＣ（
リード・オン・チップ）構造を適用するとともに、セン
スアンプのような短時間に比較的大きな電流の流れる回
路の電源ライン（外部から供給された電源電圧および内
部で発生された電圧を含む）とグランドラインを互いに
近接して平行に配設し、かつ両者の電流の向きが逆にな
るようにボンディングパッドもしくは内部電源電圧発生
回路の位置を決定するようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、半導体チップの実装構造として
チップの上に絶縁テープを介してリードフレームを載置
することによりワイヤボンディングを短くしたＬＯＣ（
リード・オン・チップ）構造を適用するとともに、セン
スアンプのような短時間に比較的大きな電流の流れる回
路の電源ライン（外部から供給された電源電圧および内
部で発生された電圧を含む）とグランドラインを互いに
近接して平行に配設し、かつ両者の電流の向きが逆にな
るようにボンディングパッドもしくは内部電源電圧発生
回路の位置を決定するようにしたものである。
【０００８】
【作用】上記した手段によれば、電源ラインとグランド
ラインが互いに近接して平行に配設されかつ電流の向き
が逆であるため、配線間の相互インダクタンスによって
各配線の自己インダクタンスが相殺されるとともに、電
源ラインとグランドライン間の寄生容量がバイパスコン
デンサとして働いて電源電位やグランド電位の変動が抑
制され、電源雑音の低減を図るという上記目的を達成す
ることができる。しかも、半導体チップの実装構造とし
てＬＯＣ構造を適用しているため、ボンディングパッド
の配置の任意性が高く、電源ラインの電流とグランドラ
インの電流の向きが逆になるようなレイアウト設計が容
易に行なえる。
ラインが互いに近接して平行に配設されかつ電流の向き
が逆であるため、配線間の相互インダクタンスによって
各配線の自己インダクタンスが相殺されるとともに、電
源ラインとグランドライン間の寄生容量がバイパスコン
デンサとして働いて電源電位やグランド電位の変動が抑
制され、電源雑音の低減を図るという上記目的を達成す
ることができる。しかも、半導体チップの実装構造とし
てＬＯＣ構造を適用しているため、ボンディングパッド
の配置の任意性が高く、電源ラインの電流とグランドラ
インの電流の向きが逆になるようなレイアウト設計が容
易に行なえる。
【０００９】
【実施例】図１には、本発明をダイナミック型ＲＡＭの
センスアンプ駆動回路に対する電源供給系に適用した場
合の一実施例が示されている。図１において、１は半導
体チップで、このチップ１上に８つのメモリブロックＭ
Ｂ１，ＭＢ２，−，ＭＢ８が２列に配置されている。こ
れらのメモリブロックＭＢ１−ＭＢ８のうちメモリブロ
ックＭＢ２とＭＢ３及びＭＢ６とＭＢ７の間のスペース
にデコーダ回路２ａ，２ｂが配置されている。
センスアンプ駆動回路に対する電源供給系に適用した場
合の一実施例が示されている。図１において、１は半導
体チップで、このチップ１上に８つのメモリブロックＭ
Ｂ１，ＭＢ２，−，ＭＢ８が２列に配置されている。こ
れらのメモリブロックＭＢ１−ＭＢ８のうちメモリブロ
ックＭＢ２とＭＢ３及びＭＢ６とＭＢ７の間のスペース
にデコーダ回路２ａ，２ｂが配置されている。
【００１０】また、各メモリブロックＭＢ１−ＭＢ８の
中心にはセンスアンプ列ＳＡ１，ＳＡ２，−，ＳＡ８が
設けられ、各センスアンプ列ＳＡ１−ＳＡ８の内端部に
、各列のセンスアンプを同時にチャージ／ディスチャー
ジするためのＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴからなる駆動回路ＤＲ１，ＤＲ２，−，Ｄ
Ｒ８が設けられている。メモリブロックＭＢ１−ＭＢ４
とメモリブロックＭＢ５−ＭＢ８の間に設けられたスペ
ース３には、電源パッド４ａ，４ｂおよび４ｃ，４ｄが
グランドパッド４ｅ，４ｆを挾むようにして１列に配設
されている。
中心にはセンスアンプ列ＳＡ１，ＳＡ２，−，ＳＡ８が
設けられ、各センスアンプ列ＳＡ１−ＳＡ８の内端部に
、各列のセンスアンプを同時にチャージ／ディスチャー
ジするためのＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴからなる駆動回路ＤＲ１，ＤＲ２，−，Ｄ
Ｒ８が設けられている。メモリブロックＭＢ１−ＭＢ４
とメモリブロックＭＢ５−ＭＢ８の間に設けられたスペ
ース３には、電源パッド４ａ，４ｂおよび４ｃ，４ｄが
グランドパッド４ｅ，４ｆを挾むようにして１列に配設
されている。
【００１１】そして、電源パッド４ａから駆動回路ＤＲ
１およびＤＲ５に向かって電源ライン５ａ，５ｂが、ま
た電源パッド４ｂから駆動回路ＤＲ２およびＤＲ６に向
かって電源ライン５ｃ，５ｄが配設されている。さらに
、グランドパッド４ｅから駆動回路ＤＲ１，ＤＲ２，Ｄ
Ｒ５およびＤＲ６に向かってグランドライン５ｅ，５ｆ
が、上記電源ライン５ａ，５ｂ，５ｃ，５ｄと近接して
平行に配設されている。同様にして、電源パッド４ｃか
ら駆動回路ＤＲ３およびＤＲ７に向かって電源ライン５
ｇ，５ｈが、また電源パッド４ｄから駆動回路ＤＲ４お
よびＤＲ８に向かって電源ライン５ｉ，５ｊが配設され
ている。さらに、グランドパッド４ｆから駆動回路ＤＲ
３，ＤＲ４，ＤＲ７およびＤＲ８に向かってグランドラ
イン５ｋ，５ｌが、上記電源ライン５ｇ，５ｈ，５ｉ，
５ｊと近接して平行に配設されている。
１およびＤＲ５に向かって電源ライン５ａ，５ｂが、ま
た電源パッド４ｂから駆動回路ＤＲ２およびＤＲ６に向
かって電源ライン５ｃ，５ｄが配設されている。さらに
、グランドパッド４ｅから駆動回路ＤＲ１，ＤＲ２，Ｄ
Ｒ５およびＤＲ６に向かってグランドライン５ｅ，５ｆ
が、上記電源ライン５ａ，５ｂ，５ｃ，５ｄと近接して
平行に配設されている。同様にして、電源パッド４ｃか
ら駆動回路ＤＲ３およびＤＲ７に向かって電源ライン５
ｇ，５ｈが、また電源パッド４ｄから駆動回路ＤＲ４お
よびＤＲ８に向かって電源ライン５ｉ，５ｊが配設され
ている。さらに、グランドパッド４ｆから駆動回路ＤＲ
３，ＤＲ４，ＤＲ７およびＤＲ８に向かってグランドラ
イン５ｋ，５ｌが、上記電源ライン５ｇ，５ｈ，５ｉ，
５ｊと近接して平行に配設されている。
【００１２】この実施例では、上記チップ１の実装構造
として、ＬＯＣ（リード・オン・チップ）構造を適用す
ることを前提としているため、上記のように電源パッド
４ａ，４ｂ，４ｃ，４ｄおよびグランドパッド４ｅ，４
ｆをチップの中央に配置することが可能とされ、かつパ
ッドの位置もかなり自由に決定することができる。これ
によって、上記のごとくセンスアンプの駆動回路ＤＲ１
，ＤＲ２，−，ＤＲ８への電源ラインとグランドライン
を互いに近接して平行に配設し、かつ両者の電流の向き
が逆になるようにパッドの位置を決定することで、配線
間の相互インダクタンスによって各配線の自己インダク
タンスを相殺させるとともに、電源ラインとグランドラ
イン間の寄生容量をバイパスコンデンサとして働かせて
電源電位やグランド電位の変動を抑制させることができ
る。
として、ＬＯＣ（リード・オン・チップ）構造を適用す
ることを前提としているため、上記のように電源パッド
４ａ，４ｂ，４ｃ，４ｄおよびグランドパッド４ｅ，４
ｆをチップの中央に配置することが可能とされ、かつパ
ッドの位置もかなり自由に決定することができる。これ
によって、上記のごとくセンスアンプの駆動回路ＤＲ１
，ＤＲ２，−，ＤＲ８への電源ラインとグランドライン
を互いに近接して平行に配設し、かつ両者の電流の向き
が逆になるようにパッドの位置を決定することで、配線
間の相互インダクタンスによって各配線の自己インダク
タンスを相殺させるとともに、電源ラインとグランドラ
イン間の寄生容量をバイパスコンデンサとして働かせて
電源電位やグランド電位の変動を抑制させることができ
る。
【００１３】なお、上記実施例では、電源パッドからセ
ンスアンプまでの電源ラインとグランドラインと近接し
て平行に配設するとしたが、１６Ｍビットのダイナミッ
クＲＡＭのような微細加工を適用したＬＳＩでは、内部
降圧回路を設けて出力回路は従来どおり５Ｖで駆動し、
センスアンプ等の内部回路は３．３Ｖのような低電圧で
駆動するようにすることがある。このような場合には、
内部降圧回路からセンスアンプまでの電源ラインをグラ
ンドラインと近接して平行に配設するようにしてもよい
。
ンスアンプまでの電源ラインとグランドラインと近接し
て平行に配設するとしたが、１６Ｍビットのダイナミッ
クＲＡＭのような微細加工を適用したＬＳＩでは、内部
降圧回路を設けて出力回路は従来どおり５Ｖで駆動し、
センスアンプ等の内部回路は３．３Ｖのような低電圧で
駆動するようにすることがある。このような場合には、
内部降圧回路からセンスアンプまでの電源ラインをグラ
ンドラインと近接して平行に配設するようにしてもよい
。
【００１４】図２には、上記レイアウトを可能にするＬ
ＯＣ構造の概略が示されている。すなわち、リードフレ
ームと半導体チップ１とを絶縁性の両面接着テープ１２
によって結合して半導体チップ１の中央に設けられたボ
ンディングパッド４と、チップ中央まで延設された各リ
ード端子１１の端部とをボンディングワイヤ１４で接続
し、樹脂もしくはセラミック製パッケージ１５で封止す
るというものである。
ＯＣ構造の概略が示されている。すなわち、リードフレ
ームと半導体チップ１とを絶縁性の両面接着テープ１２
によって結合して半導体チップ１の中央に設けられたボ
ンディングパッド４と、チップ中央まで延設された各リ
ード端子１１の端部とをボンディングワイヤ１４で接続
し、樹脂もしくはセラミック製パッケージ１５で封止す
るというものである。
【００１５】また、上記リード端子１１のうち両端に位
置するリード端子１１ａ，１１ｂの先端の間には、バス
バーと呼ばれるフレーム１１ｃがそれぞれ設けられてお
り、このフレーム１１ｃがあることによって、上記のご
とくチップ１上に複数の電源パッドを設けた場合におけ
るワイヤボンディングの容易性が保証される。
置するリード端子１１ａ，１１ｂの先端の間には、バス
バーと呼ばれるフレーム１１ｃがそれぞれ設けられてお
り、このフレーム１１ｃがあることによって、上記のご
とくチップ１上に複数の電源パッドを設けた場合におけ
るワイヤボンディングの容易性が保証される。
【００１６】図３には、上記ダイナミック型ＲＡＭの１
つのメモリブロックの要部の構成例が示されている。図
２において、ＷＬおよびＢＬ，ＢＬ’はメモリアレイ内
に格子状に配設されたワード線および相補ビット線対で
、このワード線ＷＬと相補ビット線対ＢＬ，ＢＬ’の各
交点にそれぞれ選択用ＭＯＳスイッチＱｍと電荷蓄積用
のキャパシタＣｍとからなるメモリセルＭＣが設けられ
、同一行のメモリセルの選択用ＭＯＳ Ｑｍのゲート
電極は同一のワード線ＷＬに接続され、同一列のメモリ
セルの選択用ＭＯＳ Ｑｍのドレイン端子は一つおき
に同一のビット線ＢＬまたはビット線ＢＬ’に接続され
ている。また、メモリブロックの中央には上記相補ビッ
ト線対ＢＬ，ＢＬ’毎に設けられたセンスアンプｓａか
らなるセンスアンプ列ＳＡがビット線と直交する方向に
配設され、各センスアンプｓａの入出力端子ｎ１，ｎ２
が対応するビット線対ＢＬ，ＢＬ’に接続されている。
つのメモリブロックの要部の構成例が示されている。図
２において、ＷＬおよびＢＬ，ＢＬ’はメモリアレイ内
に格子状に配設されたワード線および相補ビット線対で
、このワード線ＷＬと相補ビット線対ＢＬ，ＢＬ’の各
交点にそれぞれ選択用ＭＯＳスイッチＱｍと電荷蓄積用
のキャパシタＣｍとからなるメモリセルＭＣが設けられ
、同一行のメモリセルの選択用ＭＯＳ Ｑｍのゲート
電極は同一のワード線ＷＬに接続され、同一列のメモリ
セルの選択用ＭＯＳ Ｑｍのドレイン端子は一つおき
に同一のビット線ＢＬまたはビット線ＢＬ’に接続され
ている。また、メモリブロックの中央には上記相補ビッ
ト線対ＢＬ，ＢＬ’毎に設けられたセンスアンプｓａか
らなるセンスアンプ列ＳＡがビット線と直交する方向に
配設され、各センスアンプｓａの入出力端子ｎ１，ｎ２
が対応するビット線対ＢＬ，ＢＬ’に接続されている。
【００１７】さらに、センスアンプ列ＳＡの両側には、
左右のビット線対ＢＬ，ＢＬ’を対応するセンスアンプ
ｓａに電気的に接続させるためのスイッチＭＯＳＦＥＴ
Ｑｓ，Ｑｓ’（シェアードＭＯＳ）がそれぞれ設けられ
ている。また、ビット線対ＢＬ，ＢＬ’には、いずれか
１つのビット線対ＢＬ，ＢＬ’をコモンビット線対ＣＢ
Ｌ，ＣＢＬ’に接続するためのカラムスイッチＱｃ，Ｑ
ｃ’が設けられている。上記コモンビット線対ＣＢＬ，
ＣＢＬ’と平行に上記センスアンプ列ＳＡの共通ソース
線ＣＭＳとＣＭＳ’が配設され、これらの共通ソース線
ＣＭＳおよびＣＭＳ’の端部（図では下端）と電源電圧
端子Ｖｃｃおよびグランド端子ＧＮＤとの間に、前述し
たチャージ用のＭＯＳＦＥＴ Ｑｐとディスチャージ
用のＭＯＳＦＥＴ Ｑｎからなる駆動回路ＤＲが接続
されている。
左右のビット線対ＢＬ，ＢＬ’を対応するセンスアンプ
ｓａに電気的に接続させるためのスイッチＭＯＳＦＥＴ
Ｑｓ，Ｑｓ’（シェアードＭＯＳ）がそれぞれ設けられ
ている。また、ビット線対ＢＬ，ＢＬ’には、いずれか
１つのビット線対ＢＬ，ＢＬ’をコモンビット線対ＣＢ
Ｌ，ＣＢＬ’に接続するためのカラムスイッチＱｃ，Ｑ
ｃ’が設けられている。上記コモンビット線対ＣＢＬ，
ＣＢＬ’と平行に上記センスアンプ列ＳＡの共通ソース
線ＣＭＳとＣＭＳ’が配設され、これらの共通ソース線
ＣＭＳおよびＣＭＳ’の端部（図では下端）と電源電圧
端子Ｖｃｃおよびグランド端子ＧＮＤとの間に、前述し
たチャージ用のＭＯＳＦＥＴ Ｑｐとディスチャージ
用のＭＯＳＦＥＴ Ｑｎからなる駆動回路ＤＲが接続
されている。
【００１８】図４には、本発明をダイナミックＲＡＭに
おける出力バッファへの電源供給系に適用した場合の実
施例が示されている。図４において、２１は出力バッフ
ァを構成するＰチャネルＭＯＳＦＥＴのソース，ドレイ
ン領域としてのＰ型拡散層、２２は出力バッファを構成
するＮチャネルＭＯＳＦＥＴのソース，ドレイン領域と
してのＮ型拡散層である。また、２３は上記Ｐ型拡散層
２１に接触されたソース電極としてのアルミ配線、２４
は上記Ｎ型拡散層２２に接触されたドレイン電極として
のアルミ配線、２５は上記拡散層２１，２２に接触され
た出力端子としてのアルミ配線、２６はＰチャネルＭＯ
ＳＦＥＴのゲート電極としてのポリシリコン層、２７は
ＮチャネルＭＯＳＦＥＴのゲート電極としてのポリシリ
コン層である。３０はそれぞれの電極のコンタクト穴、
３１は出力バッファ用の電源電圧Ｖｃｃを印加する電源
パッド、３２は出力バッファ用のグランド電位ＧＮＤを
印加するグランドパッド、３３は出力パッドである。
おける出力バッファへの電源供給系に適用した場合の実
施例が示されている。図４において、２１は出力バッフ
ァを構成するＰチャネルＭＯＳＦＥＴのソース，ドレイ
ン領域としてのＰ型拡散層、２２は出力バッファを構成
するＮチャネルＭＯＳＦＥＴのソース，ドレイン領域と
してのＮ型拡散層である。また、２３は上記Ｐ型拡散層
２１に接触されたソース電極としてのアルミ配線、２４
は上記Ｎ型拡散層２２に接触されたドレイン電極として
のアルミ配線、２５は上記拡散層２１，２２に接触され
た出力端子としてのアルミ配線、２６はＰチャネルＭＯ
ＳＦＥＴのゲート電極としてのポリシリコン層、２７は
ＮチャネルＭＯＳＦＥＴのゲート電極としてのポリシリ
コン層である。３０はそれぞれの電極のコンタクト穴、
３１は出力バッファ用の電源電圧Ｖｃｃを印加する電源
パッド、３２は出力バッファ用のグランド電位ＧＮＤを
印加するグランドパッド、３３は出力パッドである。
【００１９】この実施例では、上記ソース電極２３と電
源パッド３１とを接続する電源ライン２８と、ドレイン
電極２３とグランドパッド３２とを接続する電源ライン
２９とが互いに近接して平行に配設されている。これに
よって、電源ライン２８を流れる電流とグランドライン
２９を流れる電流の向きが逆になリ、出力バッファが動
作するときに急に電流が流れても、配線間の相互インダ
クタンスによって各配線の自己インダクタンスを相殺さ
せるとともに、電源ラインとグランドライン間の寄生容
量をバイパスコンデンサとして働かせて電源電位やグラ
ンド電位の変動を抑制させることができる。また、特に
制限されないがこの実施例では、出力バッファの駆動力
を高くするため、すなわち出力ＭＯＳＦＥＴのゲート電
極幅を広くするため、ポリシリコン層２６，２７がそれ
ぞれ４本に分割して設けられている。図４では、ゲート
電極としてのポリシリコン層２６，２７が上下２段に配
設されているが、各ポリシリコン層２６，２７が互いに
噛み合うようなレイアウトを行なうようにしても良い。
源パッド３１とを接続する電源ライン２８と、ドレイン
電極２３とグランドパッド３２とを接続する電源ライン
２９とが互いに近接して平行に配設されている。これに
よって、電源ライン２８を流れる電流とグランドライン
２９を流れる電流の向きが逆になリ、出力バッファが動
作するときに急に電流が流れても、配線間の相互インダ
クタンスによって各配線の自己インダクタンスを相殺さ
せるとともに、電源ラインとグランドライン間の寄生容
量をバイパスコンデンサとして働かせて電源電位やグラ
ンド電位の変動を抑制させることができる。また、特に
制限されないがこの実施例では、出力バッファの駆動力
を高くするため、すなわち出力ＭＯＳＦＥＴのゲート電
極幅を広くするため、ポリシリコン層２６，２７がそれ
ぞれ４本に分割して設けられている。図４では、ゲート
電極としてのポリシリコン層２６，２７が上下２段に配
設されているが、各ポリシリコン層２６，２７が互いに
噛み合うようなレイアウトを行なうようにしても良い。
【００２０】以上説明したように、上記実施例は、半導
体チップの実装構造としてＬＯＣ構造を適用するととも
に、センスアンプのような短時間に比較的大きな電流の
流れる回路の電源ラインとグランドラインを互いに近接
して平行に配設し、かつ両者の電流の向きが逆になるよ
うにボンディングパッドの位置を決定するようにしたの
で、配線間の相互インダクタンスによって各配線の自己
インダクタンスが相殺されるとともに、電源ラインとグ
ランドライン間の寄生容量がバイパスコンデンサとして
働くため、電源電位やグランド電位の変動が抑制され、
電源雑音が低減されるという効果がある。しかも、半導
体チップの実装構造としてＬＯＣ構造を適用しているた
め、ボンディングパッドの配置の任意性が高く、電源ラ
インの電流とグランドラインの電流の向きが逆になるよ
うなレイアウト設計が容易に行なえる。
体チップの実装構造としてＬＯＣ構造を適用するととも
に、センスアンプのような短時間に比較的大きな電流の
流れる回路の電源ラインとグランドラインを互いに近接
して平行に配設し、かつ両者の電流の向きが逆になるよ
うにボンディングパッドの位置を決定するようにしたの
で、配線間の相互インダクタンスによって各配線の自己
インダクタンスが相殺されるとともに、電源ラインとグ
ランドライン間の寄生容量がバイパスコンデンサとして
働くため、電源電位やグランド電位の変動が抑制され、
電源雑音が低減されるという効果がある。しかも、半導
体チップの実装構造としてＬＯＣ構造を適用しているた
め、ボンディングパッドの配置の任意性が高く、電源ラ
インの電流とグランドラインの電流の向きが逆になるよ
うなレイアウト設計が容易に行なえる。
【００２１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
発明はセンスアンプや出力バッファの電源ラインのみな
らず、他の回路の電源ラインに対しても適用することが
できる。以上の説明では主として本発明者によってなさ
れた発明をその背景となった利用分野であるダイナミッ
ク型ＲＡＭに適用した場合について説明したが、この発
明はそれに限定されるものでなく、半導体記憶装置一般
に利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
発明はセンスアンプや出力バッファの電源ラインのみな
らず、他の回路の電源ラインに対しても適用することが
できる。以上の説明では主として本発明者によってなさ
れた発明をその背景となった利用分野であるダイナミッ
ク型ＲＡＭに適用した場合について説明したが、この発
明はそれに限定されるものでなく、半導体記憶装置一般
に利用することができる。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、配線間の相互インダクタン
スによって各配線の自己インダクタンスが相殺されると
ともに、電源ラインとグランドライン間の寄生容量がバ
イパスコンデンサとして働くため、電源電位やグランド
電位の変動を抑制し、電源雑音を低減することができる
。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、配線間の相互インダクタン
スによって各配線の自己インダクタンスが相殺されると
ともに、電源ラインとグランドライン間の寄生容量がバ
イパスコンデンサとして働くため、電源電位やグランド
電位の変動を抑制し、電源雑音を低減することができる
。
【図１】本発明に係るダイナミックＲＡＭの一実施例を
示すレイアウト図である。
示すレイアウト図である。
【図２】ＬＯＣ構造のパッケージの具体的構成例を示す
斜視図である。
斜視図である。
【図３】メモリブロックの要部の具体的回路構成例を示
す回路図である。
す回路図である。
【図４】本発明をダイナミックＲＡＭにおける出力バッ
ファへの電源供給系に適用した場合の実施例を示すレイ
アウト図である。
ファへの電源供給系に適用した場合の実施例を示すレイ
アウト図である。
【図５】従来のダイナミックＲＡＭにおける電源ライン
のレイアウト例を示す平面図である。
のレイアウト例を示す平面図である。
１ 半導体チップ
２ デコーダ回路
４ ボンディングパッド
５ 電源ライン
１１ リード端子
１２ 接着テープ
１４ ボンディングワイヤ
ＭＢ メモリブロック
ＳＡ センスアンプ列
ＤＲ 駆動回路
Claims (2)
- 【請求項１】 短時間に比較的大きな電流の流れる回
路の電源ラインとグランドラインを互いに近接して平行
に配設し、かつ両者の電流の向きが逆になるようにボン
ディングパッドの位置を決定するようにしたことを特徴
とする半導体記憶装置。 - 【請求項２】 半導体チップの上に絶縁テープを介し
てリードフレームを載置するとともに、ボンディングパ
ッドを半導体チップの中央部に配設し、リード端子とボ
ンディングパッドとをボンディングワイヤによりチップ
上方にて接続するようにしたことを特徴とする請求項１
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075837A JPH04287360A (ja) | 1991-03-15 | 1991-03-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075837A JPH04287360A (ja) | 1991-03-15 | 1991-03-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287360A true JPH04287360A (ja) | 1992-10-12 |
Family
ID=13587712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075837A Pending JPH04287360A (ja) | 1991-03-15 | 1991-03-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287360A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445564B1 (en) | 1999-02-25 | 2002-09-03 | Fujitsu Limited | Power supply bypass capacitor circuit for reducing power supply noise and semiconductor integrated circuit device having the capacitor circuit |
| JP2007081364A (ja) * | 2005-08-15 | 2007-03-29 | Canon Inc | プリント基板及び半導体集積回路 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| WO2017149845A1 (ja) * | 2016-02-29 | 2017-09-08 | ソニー株式会社 | 半導体装置 |
| WO2019026752A1 (ja) * | 2017-08-01 | 2019-02-07 | 株式会社村田製作所 | 高周波スイッチ |
-
1991
- 1991-03-15 JP JP3075837A patent/JPH04287360A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445564B1 (en) | 1999-02-25 | 2002-09-03 | Fujitsu Limited | Power supply bypass capacitor circuit for reducing power supply noise and semiconductor integrated circuit device having the capacitor circuit |
| JP2007081364A (ja) * | 2005-08-15 | 2007-03-29 | Canon Inc | プリント基板及び半導体集積回路 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| US8575743B2 (en) | 2006-02-28 | 2013-11-05 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| WO2017149845A1 (ja) * | 2016-02-29 | 2017-09-08 | ソニー株式会社 | 半導体装置 |
| JPWO2017149845A1 (ja) * | 2016-02-29 | 2018-12-20 | ソニー株式会社 | 半導体装置 |
| WO2019026752A1 (ja) * | 2017-08-01 | 2019-02-07 | 株式会社村田製作所 | 高周波スイッチ |
| JPWO2019026752A1 (ja) * | 2017-08-01 | 2020-05-28 | 株式会社村田製作所 | 高周波スイッチ |
| US10903835B2 (en) | 2017-08-01 | 2021-01-26 | Murata Manufacturing Co., Ltd. | High frequency switch |
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