JPWO2019026752A1 - 高周波スイッチ - Google Patents

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Abstract

入出力端子（Ｐ２５１）から共通端子（Ｐ２０）への電力の進行方向と、共通端子（Ｐ２０）から外部接続端子（Ｐ１０）への電力の進行方向とが逆方向となる区間の長さは、入出力端子（Ｐ２１１）から共通端子（Ｐ２０）への電力の進行方向と、共通端子（Ｐ２０）から外部接続端子（Ｐ１０）への電力の進行方向とが逆方向となる区間の長さよりも長い。ＦＥＴ（２５１）とＦＥＴ（２１１）は、所定の入力電力によるＦＥＴ（２５１）のドレインソース間を伝送する電力がＦＥＴ（２１１）のドレインソース間を伝送する電力よりも大きくなる構造を有する。

Description

本発明は、共通端子に対して複数の入出力端子を選択的に接続する高周波スイッチに関する。
従来、高周波モジュールには、高周波スイッチが多く利用されている。例えば、高周波スイッチは、複数種類の通信信号に共通のアンテナと、複数種類の通信信号毎に配置された送受信回路との間に接続されている。高周波スイッチは、共通端子と複数の入出力端子とを備える。そして、共通端子は、アンテナに接続され、複数の入出力端子のそれぞれは、通信信号毎の送受信回路に接続される。
このような高周波スイッチとして、特許文献１に示すような半導体を用いた高周波スイッチが多く利用されている。特許文献１に示す高周波スイッチは、複数のＦＥＴ（電界効果トランジスタ）を備えている。複数のＦＥＴのそれぞれは、共通端子と複数の入出力端子との間にそれぞれ接続されている。そして、この高周波スイッチは、複数のＦＥＴの開放および導通を制御することによって、複数の入出力端子のいずれかを共通端子に選択的に接続している。
特開２０１０−７４０２７号公報
しかしながら、半導体を用いて高周波スイッチを形成する場合、共通端子と複数の入出力端子との位置関係によって、共通端子と複数の入出力端子とをそれぞれに接続する各伝送経路の間で、挿入損失の偏差が生じることがある。すなわち、通信信号毎に挿入損失に差が生じてしまうことがある。
したがって、本発明の目的は、共通端子と複数の入出力端子とをそれぞれに接続する各伝送経路の間での挿入損失の偏差を低減することにある。
（１）この発明の高周波スイッチは、第１ＦＥＴおよび第２ＦＥＴを少なくとも含む複数のＦＥＴが形成された半導体素子と、複数の外部接続端子と、半導体素子を封止する成形部材と、を備える。半導体素子は、共通端子と、第１端子および第２端子を少なくとも含む複数の入出力端子と、共通端子と第１端子との間に接続される第１ＦＥＴ、および、共通端子と第２端子との間に接続される第２ＦＥＴを備える。複数の外部接続端子は、共通端子に接続する共通端子用外部接続端子と、第１端子に接続する第１外部接続端子と、第２端子に接続する第２外部接続端子と、を含む。第１外部接続端子から共通端子への信号の進行方向と、共通端子から共通端子用外部接続端子への信号の進行方向とが逆方向となる区間の長さが、第２外部接続端子から共通端子への信号の進行方向と、共通端子から共通端子用外部接続端子への信号の進行方向とが逆方向となる区間の長さよりも長い構成において、第１ＦＥＴと第２ＦＥＴは、所定の入力電力による第１ＦＥＴのドレインソース間を伝送する信号の電力が第２ＦＥＴのドレインソース間を伝送する信号の電力よりも大きくなる構造を有する。
この構成では、信号の進行方向が逆となる部分の長さが異なることによって、外部接続端子毎に通信信号に対する挿入損失に差があっても、この差は、ＦＥＴによる通信信号に対する抵抗の差によって相殺される。
（２）また、この発明の高周波スイッチでは、第１ＦＥＴのゲート幅は、第２ＦＥＴのゲート幅よりも広いことが好ましい。
この構成では、ＦＥＴによる通信信号に対する抵抗の差が容易な構造で実現される。
（３）また、この発明の高周波スイッチは、次の構成であることが好ましい。第１外部接続端子と第１端子との間に接続される第１配線導体と、第２外部接続端子と第２端子との間に接続される第２配線導体と、共通端子と共通端子用外部接続端子との間に接続される第３配線導体と、をさらに備える。第１外部接続端子から共通端子への信号の進行方向は、第１配線導体における信号の進行方向であり、第２外部接続端子から共通端子への信号の進行方向は、第２配線導体における信号の進行方向であり、共通端子から共通端子用外部接続端子への信号の進行方向は、第３配線導体における信号の進行方向である。
この構成では、第１配線導体、第２配線導体、および、第３配線導体によって、信号の進行方向が規定される。そして、この構成において、信号の進行方向が逆となる部分の長さが異なることによって、外部接続端子毎に通信信号に対する挿入損失に差があっても、この差は、ＦＥＴによる通信信号に対する抵抗の差によって相殺される。
（４）また、この発明の高周波スイッチは、次の構成であることが好ましい。第１外部接続端子から共通端子への信号の進行方向と、共通端子から共通端子用外部接続端子への信号の進行方向とが逆方向となる箇所を有する。第２外部接続端子から共通端子への信号の進行方向と、共通端子から共通端子用外部接続端子への信号の進行方向とが逆方向となる箇所を有さない。
この構成では、信号の進行方向が逆方向になる箇所を有する伝送経路と、信号の進行方向が逆にならない箇所を有する伝送経路とを有することで、信号の進行方向が逆となる部分の長さが異なる状態が実現される。
（５）また、この発明の高周波スイッチは、次の構成であることが好ましい。第１配線導体の延長線と第３配線導体の延長線とで構成される角は鋭角である。第２配線導体の延長線と第３配線導体の延長線とで構成される角は鈍角である。
この構成では、信号の進行方向が逆方向になる箇所を有する伝送経路と、信号の進行方向が逆にならない箇所を有する伝送経路とを有する構成が、配線導体の物理的な配置によって実現される。
（６）また、この発明の高周波スイッチでは、次の構成であってもよい。第１端子と第２端子とは、半導体素子の第１方向に沿って並んでいる。共通端子は、第１方向において、第１端子と第２端子との間に、配置されている。
この構成では、第１端子に対して、上述の信号の進行方向が逆となる部分が生じ、第２端子に対して、上述の信号の進行方向が逆となる部分が生じない。すなわち、信号の進行方向が逆となる部分の長さが異なる構成が発生する。このような場合に、上述の構成によって、ＦＥＴによる通信信号に対する抵抗の差によって相殺される。また、この構成では、共通端子を共通端子用外部接続端子に接続する配線を長くでき、インピーダンス整合が容易になる。
（７）また、この発明の高周波スイッチでは、次の構成であることが好ましい。半導体素子は、複数の入出力端子のそれぞれと共通端子との間にそれぞれに接続された複数のＦＥＴ、をさらに備える。複数の入出力端子および複数のＦＥＴは、第１方向と、第１方向に直交する第２方向に沿って配列して配置されている。
この構成では、複数の入出力端子、および、複数のＦＥＴの配置のバランスがよい。これにより、複数の入出力端子および複数のＦＥＴから共通端子への経路長の差が少ない構成が実現し易い。
（８）また、この発明の高周波スイッチでは、共通端子用外部接続端子は、第２方向に平行であり、かつ、共通端子を横切る直線を境にして、第１端子外部接続端子と同じ側にあり、第２外部接続端子とは反対側にあることが好ましい。
この構成では、信号の進行方向が逆方向になる箇所を有する伝送経路と、信号の進行方向が逆にならない箇所を有する伝送経路とを有する構成が、配線導体の物理的な配置によって明確に実現される。
（９）また、この発明の高周波スイッチでは、共通端子は、半導体素子を平面視した略中央に配置されていることが好ましい。
この構成では、複数の入出力端子および複数のＦＥＴから共通端子への経路長の差が少ない構成が実現し易い。また、共通端子を共通端子用外部接続端子に接続する配線を長くでき、インピーダンス整合がさらに容易になる。
この発明によれば、共通端子と複数の入出力端子とをそれぞれに接続する各伝送経路の間での挿入損失の偏差を低減できる。
図１（Ａ）は本発明の第１の実施形態に係る高周波スイッチ１０の各端子の配置および電力の進行方向を示す平面図であり、図１（Ｂ）は、図１（Ａ）の領域ＡＲ１に対応する部分を拡大した部分拡大図である。 図２は本発明の第１の実施形態に係る高周波スイッチ１０の半導体素子２０の一部を拡大した平面図である。 図３は本発明の第１の実施形態に係る高周波スイッチ１０の回路図である。 図４は派生構成の高周波スイッチ１０Ａの各端子の配置および電力の進行方向を示す平面図である。 図５は本発明の第２の実施形態に係る高周波スイッチ１０Ｂの回路図である。 図６は本発明の第２の実施形態に係る高周波スイッチ１０Ｂの半導体素子２０Ｂの一部を拡大した平面図である。
本発明の第１の実施形態に係る高周波スイッチについて、図を参照して説明する。図１（Ａ）は、本発明の第１の実施形態に係る高周波スイッチ１０の各端子の配置および電力の進行方向を示す平面図である。図１（Ｂ）は、図１（Ａ）の領域ＡＲ１に対応する部分を拡大した部分拡大図である。なお、図１（Ｂ）は、図１（Ｂ）で示す特徴を分かり易くするために必要な構成要素のみを記載し、他の構成要素の図示は省略している。図２は、本発明の第１の実施形態に係る高周波スイッチ１０の半導体素子２０の一部を拡大した平面図である。図３は、本発明の第１の実施形態に係る高周波スイッチ１０の回路図である。
（高周波スイッチの回路構成）
高周波スイッチ１０は、図３に示す回路構成を備える。図３に示すように、高周波スイッチ１０は、半導体素子２０、および、複数の外部接続端子Ｐ１０、Ｐ１１１、Ｐ１１２、Ｐ１２１、Ｐ１２２、Ｐ１３１、Ｐ１３２、Ｐ１４１、Ｐ１４２、Ｐ１５１、Ｐ１５２、Ｐ１６１、Ｐ１６２を備える。
外部接続端子Ｐ１０は、高周波スイッチ１０が実装される高周波フロントエンドモジュールにおけるアンテナに接続されている。外部接続端子Ｐ１１１、Ｐ１２１、Ｐ１３１、Ｐ１４１、Ｐ１５１、Ｐ１６１のそれぞれは、高周波スイッチ１０が実装される高周波フロントエンドモジュールにおける通信信号毎の送受信回路（送信回路または受信回路も含む）に、それぞれ接続されている。外部接続端子Ｐ１１２、Ｐ１２２、Ｐ１３２、Ｐ１４２、Ｐ１５２、Ｐ１６２は、高周波スイッチ１０が実装される高周波フロントエンドモジュールにおけるグランド端子に接続されている。
外部接続端子Ｐ１０は、本発明の「共通端子用外部接続端子」に対応する。外部接続端子Ｐ１５１、および、外部接続端子Ｐ１６１は、本発明の「第１外部接続端子」に対応する。外部接続端子Ｐ１１１、外部接続端子Ｐ１２１、外部接続端子Ｐ１３１、および、外部接続端子Ｐ１４１は、本発明の「第２外部接続端子」に対応する。
なお、図示を省略しているが、高周波スイッチ１０は、半導体素子２０の電源供給用および制御信号入力用の外部接続端子も備える。
半導体素子２０は、複数のＦＥＴ２１１、２１２、２２１、２２２、２３１、２３２、２４１、２４２、２５１、２５２、２６１、２６２を備える。ＦＥＴ２５１、ＦＥＴ２６１が本発明の「第１ＦＥＴ」に対応し、ＦＥＴ２１１、２２１、２３１、２４１が本発明の「第２ＦＥＴ」に対応する。また、半導体素子２０は、共通端子Ｐ２０、複数の入出力端子Ｐ２１１、Ｐ２２１、Ｐ２３１、Ｐ２４１、Ｐ２５１、Ｐ２６１、および、複数のグランド用端子Ｐ２１２、Ｐ２２２、Ｐ２３２、Ｐ２４２、Ｐ２５２、Ｐ２６２を備える。
入出力端子Ｐ２５１、Ｐ２６１が本発明の「第１端子」に対応し、入出力端子Ｐ２１１、Ｐ２２１、Ｐ２３１、Ｐ２４１が本発明の「第２端子」に対応する。
ＦＥＴ２１１は、共通端子Ｐ２０と入出力端子Ｐ２１１との間に接続されている。ＦＥＴ２１２は、ＦＥＴ２１１と入出力端子Ｐ２１１との接続点とグランド用端子Ｐ２１２との間に接続されている。ＦＥＴ２１１のドレインソース間を導通し、ＦＥＴ２１２のドレインソース間を開放することによって、共通端子Ｐ２０と入出力端子Ｐ２１１とは、導通する。一方、ＦＥＴ２１１のドレインソース間を開放し、ＦＥＴ２１２のドレインソース間を導通することによって、共通端子Ｐ２０と入出力端子Ｐ２１１との間は、開放する。
ＦＥＴ２２１は、共通端子Ｐ２０と入出力端子Ｐ２２１との間に接続されている。ＦＥＴ２２２は、ＦＥＴ２２１と入出力端子Ｐ２２１との接続点とグランド用端子Ｐ２２２との間に接続されている。ＦＥＴ２２１のドレインソース間を導通し、ＦＥＴ２２２のドレインソース間を開放することによって、共通端子Ｐ２０と入出力端子Ｐ２２１とは、導通する。一方、ＦＥＴ２２１のドレインソース間を開放し、ＦＥＴ２２２のドレインソース間を導通することによって、共通端子Ｐ２０と入出力端子Ｐ２２１との間は、開放する。
ＦＥＴ２３１は、共通端子Ｐ２０と入出力端子Ｐ２３１との間に接続されている。ＦＥＴ２３２は、ＦＥＴ２３１と入出力端子Ｐ２３１との接続点とグランド用端子Ｐ２３２との間に接続されている。ＦＥＴ２３１のドレインソース間を導通し、ＦＥＴ２３２のドレインソース間を開放することによって、共通端子Ｐ２０と入出力端子Ｐ２３１とは、導通する。一方、ＦＥＴ２３１のドレインソース間を開放し、ＦＥＴ２３２のドレインソース間を導通することによって、共通端子Ｐ２０と入出力端子Ｐ２３１との間は、開放する。
ＦＥＴ２４１は、共通端子Ｐ２０と入出力端子Ｐ２４１との間に接続されている。ＦＥＴ２４２は、ＦＥＴ２４１と入出力端子Ｐ２４１との接続点とグランド用端子Ｐ２４２との間に接続されている。ＦＥＴ２４１のドレインソース間を導通し、ＦＥＴ２４２のドレインソース間を開放することによって、共通端子Ｐ２０と入出力端子Ｐ２４１とは、導通する。一方、ＦＥＴ２４１のドレインソース間を開放し、ＦＥＴ２４２のドレインソース間を導通することによって、共通端子Ｐ２０と入出力端子Ｐ２４１との間は、開放する。
ＦＥＴ２５１は、共通端子Ｐ２０と入出力端子Ｐ２５１との間に接続されている。ＦＥＴ２５２は、ＦＥＴ２５１と入出力端子Ｐ２５１との接続点とグランド用端子Ｐ２５２との間に接続されている。ＦＥＴ２５１のドレインソース間を導通し、ＦＥＴ２５２のドレインソース間を開放することによって、共通端子Ｐ２０と入出力端子Ｐ２５１とは、導通する。一方、ＦＥＴ２５１のドレインソース間を開放し、ＦＥＴ２５２のドレインソース間を導通することによって、共通端子Ｐ２０と入出力端子Ｐ２５１との間は、開放する。
ＦＥＴ２６１は、共通端子Ｐ２０と入出力端子Ｐ２６１との間に接続されている。ＦＥＴ２６２は、ＦＥＴ２６１と入出力端子Ｐ２６１との接続点とグランド用端子Ｐ２６２との間に接続されている。ＦＥＴ２６１のドレインソース間を導通し、ＦＥＴ２６２のドレインソース間を開放することによって、共通端子Ｐ２０と入出力端子Ｐ２６１とは、導通する。一方、ＦＥＴ２６１のドレインソース間を開放し、ＦＥＴ２６２のドレインソース間を導通することによって、共通端子Ｐ２０と入出力端子Ｐ２６１との間は、開放する。
外部接続端子Ｐ１０と共通端子Ｐ２０とは、配線導体３０を介して接続されている。
外部接続端子Ｐ１１１と入出力端子Ｐ２１１とは、配線導体３１を介して接続されている。外部接続端子Ｐ１２１と入出力端子Ｐ２２１とは、配線導体３２を介して接続されている。外部接続端子Ｐ１３１と入出力端子Ｐ２３１とは、配線導体３３を介して接続されている。外部接続端子Ｐ１４１と入出力端子Ｐ２４１とは、配線導体３４を介して接続されている。外部接続端子Ｐ１５１と入出力端子Ｐ２５１とは、配線導体３５を介して接続されている。外部接続端子Ｐ１６１と入出力端子Ｐ２６１とは、配線導体３６を介して接続されている。配線導体３５、３６が、本発明の「第１配線導体」に対応し、配線導体３１、３２、３３、３４が、本発明の「第２配線導体」に対応し、配線導体３０が、本発明の「第３配線導体」に対応する。
外部接続端子Ｐ１１２とグランド用端子Ｐ２１２、外部接続端子Ｐ１２２とグランド用端子Ｐ２２２、外部接続端子Ｐ１３２とグランド用端子Ｐ２３２、外部接続端子Ｐ１４２とグランド用端子Ｐ２４２、外部接続端子Ｐ１５２とグランド用端子Ｐ２５２、および、外部接続端子Ｐ１６２とグランド用端子Ｐ２６２は、それぞれ配線導体を介して接続されている。
また、外部接続端子Ｐ１０は、後述する第２方向に平行であり、かつ、共通端子Ｐ２０を横切る直線を境にして、外部接続端子Ｐ１５１、Ｐ１６１と同じ側に配置され、外部接続端子Ｐ１１１、Ｐ１２１、Ｐ１３１、Ｐ１４１とは反対側に配置されている。
（高周波スイッチの構造）
このような回路構成からなる高周波スイッチ１０は、直方体形状の成形部材を備える。成形部材は樹脂モールドによって形成されており、半導体素子２０は、この成形部材に内蔵されている。すなわち、半導体素子２０は、成形部材によって封止されている。成形部材の裏面には、複数の外部導体が形成されている。複数の外部導体は、上述の外部接続端子Ｐ１０、Ｐ１１１、Ｐ１１２、Ｐ１２１、Ｐ１２２、Ｐ１３１、Ｐ１３２、Ｐ１４１、Ｐ１４２、Ｐ１５１、Ｐ１５２、Ｐ１６１、Ｐ１６２に、所定の配線パターンによって接続されている。
このような構成において、半導体素子２０および成形部材内の外部接続端子Ｐ１０、Ｐ１１１、Ｐ１１２、Ｐ１２１、Ｐ１２２、Ｐ１３１、Ｐ１３２、Ｐ１４１、Ｐ１４２、Ｐ１５１、Ｐ１５２、Ｐ１６１、Ｐ１６２は、図１（Ａ）、図１（Ｂ）、および図２に示す構成からなる。
半導体素子２０は、平面視において、互いに直交する第１方向と第２方向とを有する矩形を有する直方体からなる。
図２に示すように、半導体素子２０には、半導体基板に所定のドーピング処理等を行うことによって、ＦＥＴ２１１、２１２、２２１、２２２、２３１、２３２、２４１、２４２、２５１、２５２、２６１、２６２が形成されている。ＦＥＴ２１１、２１２、２２１、２２２、２３１、２３２、２４１、２４２、２５１、２５２、２６１、２６２は、ドレインとソースとを結ぶ方向が半導体素子２０の第２方向と平行になるように、形成されている。また、半導体素子２０には、電源系、制御系の回路が形成されている。ＦＥＴ２１１、２１２、２２１、２２２、２３１、２３２、２４１、２４２、２５１、２５２、２６１、２６２が形成された領域と、電源系、制御系の回路が形成された領域とは、第１方向に沿って並んでいる。
ＦＥＴ２１１、２１２、２３１、２３２、２５１、２５２は、半導体素子２０の第１方向に沿って間隔を空けて配列して配置されている。ＦＥＴ２２１、２２２、２４１、２４２、２６１、２６２は、半導体素子２０の第１方向に沿って間隔を空けて配列して配置されている。
そして、ＦＥＴ２１１、２１２、２３１、２３２、２５１、２５２と、ＦＥＴ２２１、２２２、２４１、２４２、２６１、２６２とは、半導体素子２０の第２方向の中心を通り、第１方向に平行な直線を基準線として、線対称に配置されている。ＦＥＴ２１１、２１２、２３１、２３２、２５１、２５２は、当該基準線に対して第２方向の一方端側に配置されている。ＦＥＴ２２１、２２２、２４１、２４２、２６１、２６２は、当該基準線に対して第２方向の他方端側に配置されている。
また、半導体素子２０の表面には、共通端子Ｐ２０、Ｐ２０Ｓと、複数の入出力端子Ｐ２１１、Ｐ２２１、Ｐ２３１、Ｐ２４１、Ｐ２５１、Ｐ２６１と、複数のグランド用端子Ｐ２１２、Ｐ２２２、Ｐ２３２、Ｐ２４２、Ｐ２５２、Ｐ２６２と、が形成されている。これらの端子は、平面視において矩形である。
入出力端子Ｐ２１１、グランド用端子Ｐ２１２、入出力端子Ｐ２３１、グランド用端子Ｐ２３２、入出力端子Ｐ２５１、および、グランド用端子Ｐ２５２は、この順で半導体素子２０の第１方向に沿って間隔を空けて配列して配置されている。
入出力端子Ｐ２２１、グランド用端子Ｐ２２２、入出力端子Ｐ２４１、グランド用端子Ｐ２４２、入出力端子Ｐ２６１、および、グランド用端子Ｐ２６２は、この順で半導体素子２０の第１方向に沿って間隔を空けて配列して配置されている。
そして、入出力端子Ｐ２１１、グランド用端子Ｐ２１２、入出力端子Ｐ２３１、グランド用端子Ｐ２３２、入出力端子Ｐ２５１、および、グランド用端子Ｐ２５２と、入出力端子Ｐ２２１、グランド用端子Ｐ２２２、入出力端子Ｐ２４１、グランド用端子Ｐ２４２、入出力端子Ｐ２６１、および、グランド用端子Ｐ２６２とは、上述の基準線に対して線対称に配置されている。
また、入出力端子Ｐ２１１は、ＦＥＴ２１１に対して、半導体素子２０の第２方向の一方端側に配置されており、これらの第１方向における位置は略同じである。そして、入出力端子Ｐ２１１は、半導体素子２０に形成された配線パターンによってＦＥＴ２１１に接続されている。
グランド用端子Ｐ２１２は、ＦＥＴ２１２に対して、半導体素子２０の第２方向の一方端側に配置されており、これらの第１方向における位置は略同じである。そして、グランド用端子Ｐ２１２は、ＦＥＴ２１２に接続されている。また、ＦＥＴ２１２は、半導体素子２０に形成された配線パターンによって、ＦＥＴ２１１と入出力端子Ｐ２１１との配線パターンに接続されている。
入出力端子Ｐ２３１は、ＦＥＴ２３１に対して、半導体素子２０の第２方向の一方端側に配置されており、これらの第１方向における位置は略同じである。そして、入出力端子Ｐ２３１は、半導体素子２０に形成された配線パターンによってＦＥＴ２３１に接続されている。
グランド用端子Ｐ２３２は、ＦＥＴ２３２に対して、半導体素子２０の第２方向の一方端側に配置されており、これらの第１方向における位置は略同じである。そして、グランド用端子Ｐ２３２は、ＦＥＴ２３２に接続されている。また、ＦＥＴ２３２は、半導体素子２０に形成された配線パターンによって、ＦＥＴ２３１と入出力端子Ｐ２３１との配線パターンに接続されている。
入出力端子Ｐ２５１は、ＦＥＴ２５１に対して、半導体素子２０の第２方向の一方端側に配置されており、これらの第１方向における位置は略同じである。そして、入出力端子Ｐ２５１は、半導体素子２０に形成された配線パターンによってＦＥＴ２５１に接続されている。
グランド用端子Ｐ２５２は、ＦＥＴ２５２に対して、半導体素子２０の第２方向の一方端側に配置されており、これらの第１方向における位置は略同じである。そして、グランド用端子Ｐ２５２は、ＦＥＴ２５２に接続されている。また、ＦＥＴ２５２は、半導体素子２０に形成された配線パターンによって、ＦＥＴ２５１と入出力端子Ｐ２５１との配線パターンに接続されている。
入出力端子Ｐ２２１は、ＦＥＴ２２１に対して、半導体素子２０の第２方向の他方端側に配置されており、これらの第１方向における位置は略同じである。そして、入出力端子Ｐ２２１は、半導体素子２０に形成された配線パターンによってＦＥＴ２２１に接続されている。
グランド用端子Ｐ２２２は、ＦＥＴ２２２に対して、半導体素子２０の第２方向の他方端側に配置されており、これらの第１方向における位置は略同じである。そして、グランド用端子Ｐ２２２は、ＦＥＴ２２２に接続されている。また、ＦＥＴ２２２は、半導体素子２０に形成された配線パターンによって、ＦＥＴ２２１と入出力端子Ｐ２２１との配線パターンに接続されている。
入出力端子Ｐ２４１は、ＦＥＴ２４１に対して、半導体素子２０の第２方向の他方端側に配置されており、これらの第１方向における位置は略同じである。そして、入出力端子Ｐ２４１は、半導体素子２０に形成された配線パターンによってＦＥＴ２４１に接続されている。
グランド用端子Ｐ２４２は、ＦＥＴ２４２に対して、半導体素子２０の第２方向の他方端側に配置されており、これらの第１方向における位置は略同じである。そして、グランド用端子Ｐ２４２は、ＦＥＴ２４２に接続されている。また、ＦＥＴ２４２は、半導体素子２０に形成された配線パターンによって、ＦＥＴ２４１と入出力端子Ｐ２４１との配線パターンに接続されている。
入出力端子Ｐ２６１は、ＦＥＴ２６１に対して、半導体素子２０の第２方向の他方端側に配置されており、これらの第１方向における位置は略同じである。そして、入出力端子Ｐ２６１は、半導体素子２０に形成された配線パターンによってＦＥＴ２６１に接続されている。
グランド用端子Ｐ２６２は、ＦＥＴ２６２に対して、半導体素子２０の第２方向の他方端側に配置されており、これらの第１方向における位置は略同じである。そして、グランド用端子Ｐ２６２は、ＦＥＴ２６２に接続されている。また、ＦＥＴ２６２は、半導体素子２０に形成された配線パターンによって、ＦＥＴ２６１と入出力端子Ｐ２６１との配線パターンに接続されている。
共通端子Ｐ２０は、半導体素子２０の第２方向の中央位置で、且つ、半導体素子２０における複数のＦＥＴおよび入出力端子が形成される領域における第１方向の略中央の位置に形成されている。共通端子Ｐ２０Ｓは、半導体素子２０の第２方向の中央位置で、且つ、第１方向の一方端（電源系、制御系の回路と反対側の端）に形成されている。
共通端子Ｐ２０、Ｐ２０Ｓは、第１方向に対して平行に延びる配線パターンによって接続されている。また、共通端子Ｐ２０、Ｐ２０Ｓは、この配線パターンによって、ＦＥＴ２１１、２２１、２３１、２４１、２５１、２６１に接続されている。なお、共通端子Ｐ２０は、第１方向において、入出力端子Ｐ２５１と入出力端子Ｐ２１１との間に配置されている。
この構成では、この共通端子Ｐ２０に接続する配線パターンを基準にして、ＦＥＴ２１１、２３１、２５１は、第２方向の一方端側に配置され、ＦＥＴ２２１、２４１、２６１は、第２方向の他方端側に配置される。そして、ＦＥＴ２１１、２３１、２５１と、ＦＥＴ２２１、２４１、２６１とは、この配線パターンを基準に線対称に配置される。
また、この構成では、ＦＥＴ２１１、２２１、２３１、２４１は、共通端子Ｐ２０を基準に、電源系、制御系の回路側に配置され、ＦＥＴ２５１、２６１は、共通端子Ｐ２０を基準に、電源系、制御系の回路と反対側に配置される。
このような半導体素子２０に対して、配線導体３０、３１、３２、３３、３４、３５、３６は、図１（Ａ）に示すように、形成される。配線導体３０、３１、３２、３３、３４、３５、３６は、導電性のワイヤからなる。
配線導体３０は、共通端子Ｐ２０と、外部接続端子Ｐ１０とを接続している。外部接続端子Ｐ１０は、半導体素子２０の第１方向の一方端よりも外方の位置に配置されている。
配線導体３１は、入出力端子Ｐ２１１と外部接続端子Ｐ１１１とを、平面視において略直線で接続している。外部接続端子Ｐ１１１は、半導体素子２０の第２方向における一方端よりも外方側で、且つ、第１方向において入出力端子Ｐ２１１よりも他方端側（電源系、制御系の回路側）の位置に配置されている。
配線導体３２は、入出力端子Ｐ２２１と外部接続端子Ｐ１２１とを、平面視において略直線で接続している。外部接続端子Ｐ１２１は、半導体素子２０の第２方向における他方端よりも外方側で、且つ、第１方向において入出力端子Ｐ２２１よりも他方端側（電源系、制御系の回路側）の位置に配置されている。
配線導体３３は、入出力端子Ｐ２３１と外部接続端子Ｐ１３１とを、平面視において略直線で接続している。外部接続端子Ｐ１３１は、半導体素子２０の第２方向における一方端よりも外方側で、且つ、第１方向において入出力端子Ｐ２３１よりも他方端側（電源系、制御系の回路側）で略同じ位置に配置されている。
配線導体３４は、入出力端子Ｐ２４１と外部接続端子Ｐ１４１とを、平面視において略直線で接続している。外部接続端子Ｐ１４１は、半導体素子２０の第２方向における他方端よりも外方側で、且つ、第１方向において入出力端子Ｐ２４１よりも他方端側（電源系、制御系の回路側）の位置に配置されている。
配線導体３５は、入出力端子Ｐ２５１と外部接続端子Ｐ１５１とを、平面視において略直線で接続している。外部接続端子Ｐ１５１は、半導体素子２０の第２方向における一方端よりも外方側で、且つ、第１方向において入出力端子Ｐ２５１よりも一方端側（電源系、制御系の回路側と反対側）の位置に配置されている。
配線導体３６は、入出力端子Ｐ２６１と外部接続端子Ｐ１６１とを、平面視において略直線で接続している。外部接続端子Ｐ１６１は、半導体素子２０の第２方向における他方端よりも外方側で、且つ、第１方向において入出力端子Ｐ２６１よりも一方端側（電源系、制御系の回路側と反対側）の位置に配置されている。
このような構成では、図１（Ａ）に示すように、外部接続端子Ｐ１１１から高周波信号が入力すると、高周波信号は、配線導体３１、入出力端子Ｐ２１１、ＦＥＴ２１１を介して、共通端子Ｐ２０に伝送され、共通端子Ｐ２０から配線導体３０を介して、外部接続端子Ｐ１０に伝送される。この際、外部接続端子Ｐ１１１から共通端子Ｐ２０までの信号経路と、共通端子Ｐ２０から外部接続端子Ｐ１０までの信号経路とでは、信号の伝送方向が逆方向にならない。言い換えれば、外部接続端子Ｐ１１１から共通端子Ｐ２０までの高周波の電力の進行方向ＤＰ１と、共通端子Ｐ２０から外部接続端子Ｐ１０までの高周波の電力の進行方向ＤＰＡとでは、逆方向になる箇所がない。なお、外部接続端子Ｐ１１１から共通端子Ｐ２０までの高周波信号の電力の進行方向ＤＰ１は、外部接続端子Ｐ１１１と入出力端子Ｐ２１１とを接続する配線導体３１における信号の進行方向、すなわち、平面視において、配線導体３１の延びる方向と略同じである。共通端子Ｐ２０から外部接続端子Ｐ１０までの高周波の電力の進行方向ＤＰＡは、共通端子Ｐ２０と外部接続端子Ｐ１０とを接続する配線導体３０における信号の進行方向、すなわち、平面視において、配線導体３０の延びる方向と略同じである。外部接続端子Ｐ１２１、Ｐ１３１、Ｐ１４１から高周波信号が入力される場合も同様である。
一方、図１（Ａ）に示すように、外部接続端子Ｐ１５１から高周波信号が入力すると、高周波信号は、配線導体３５、入出力端子Ｐ２５１、ＦＥＴ２５１を介して、共通端子Ｐ２０に伝送され、共通端子Ｐ２０から配線導体３０を介して、外部接続端子Ｐ１０に伝送される。この際、外部接続端子Ｐ１５１から共通端子Ｐ２０までの信号経路と、共通端子Ｐ２０から外部接続端子Ｐ１０までの信号経路とでは、信号の伝送方向が逆方向になる箇所がある。言い換えれば、外部接続端子Ｐ１５１から共通端子Ｐ２０までの高周波の電力の進行方向ＤＰ５と、共通端子Ｐ２０から外部接続端子Ｐ１０までの高周波の電力の進行方向ＤＰＡとでは、逆方向になる箇所がある。
なお、外部接続端子Ｐ１５１から共通端子Ｐ２０までの高周波の電力の進行方向ＤＰ５は、外部接続端子Ｐ１５１と入出力端子Ｐ２５１とを接続する配線導体３５における信号の進行方向、すなわち、平面視において、配線導体３５の延びる方向と略同じである。
ここで、ある信号の進行方向と他の信号の進行方向とが逆になる場合とは、例えば、ある信号の進行方向（すなわち、ある信号が伝送する配線導体における信号の進行方向）と他の信号の進行方向（すなわち、他の信号が伝送する配線導体における信号の進行方向）とで構成される角度が鋭角になる場合である。言い換えれば、ある信号が伝送する配線導体の延長線と他の信号が伝送する配線導体の延長線とで構成される角度が鋭角になる場合である。
したがって、図１（Ｂ）に示すように、配線導体３５の延長線と配線導体３０の延長線とで構成される角度は鋭角（角度Ａ）となるため、配線導体３５を伝送する信号の進行方向ＤＰ５と、配線導体３０を伝送する信号の進行方向ＤＰＡとは逆方向である。
また、ある信号の進行方向と他の信号の進行方向とが逆にならない場合とは、例えば、ある信号の進行方向（すなわち、ある信号が伝送する配線導体における信号の進行方向）と他の信号の進行方向（すなわち、他の信号が伝送する配線導体における信号の進行方向）とで構成される角度が鈍角になる場合である。言い換えれば、ある信号が伝送する配線導体の延長線と他の信号が伝送する配線導体の延長線とで構成される角度が鈍角になる場合である。
したがって、図１（Ｂ）に示すように、配線導体３１の延長線と配線導体３０の延長線とで構成される角度は鈍角（角度Ｂ）となるため、配線導体３１を伝送する信号の進行方向ＤＰ１と配線導体３０を伝送する信号の進行方向ＤＰＡとは逆方向でない。
ところで、一般的な高周波回路モジュールにおいて、複数の信号経路が平行に配置され、近接する場合、これら複数の信号経路間において、電磁界結合が生じる虞があり、複数の信号経路に電磁界結合を生じると、その平行する距離、電力の進行方向によって、当該複数の信号経路を含む伝送経路のインダクタンスが変化する。例えば、複数の信号経路間で電力の進行方向が逆になる箇所では、互いの信号経路から生じる磁束を打ち消しあうように電磁界結合する負性の電磁界結合が生じる。一方、複数の信号経路間で電力の進行方向が逆にならない箇所ではそのような負性の電磁界結合は生じない。このような複数の信号経路が負性の電磁界結合を生じない箇所と比較して、複数の信号経路が負性の電磁界結合を生じる箇所は、インダクタンスは低下する。
そして、従来技術に示したそれぞれが同じ構造の複数のＦＥＴを備える高周波スイッチにおいて、複数のＦＥＴに対して、このようなインダクタンスの異なる伝送線路が接続されていると、ＦＥＴによって選択される伝送線路毎に、挿入損失が異なってしまう。例えば、複数の信号経路が負性の電磁界結合を生じない伝送経路に対してインピーダンス整合を行っていると、負性の電磁界結合を生じる伝送経路に対しては、インピーダンス整合が十分でなくなってしまい、挿入損失が大きくなってしまう。
しかしながら、本願の高周波スイッチ１０においては、図２に示すように、半導体素子２０は、ＦＥＴ２５１のゲート幅Ｗｇ２５１を、ＦＥＴ２１１のゲート幅Ｗｇ２１１よりも広くしている。
このとき、ＦＥＴ２５１のドレインソース間を伝送する信号の電力が、ＦＥＴ２１１のドレインソース間を伝送する信号の電力より大きくなる。これにより、ＦＥＴ２５１を介する第１伝送経路の損失を、ＦＥＴ２５１のゲート幅の広がりによる電気抵抗の低下、すなわち、ドレインソース間に伝送する信号の電力の増加で相殺できる。したがって、ＦＥＴ２５１を介する第１伝送経路とＦＥＴ２１１を介する第２伝送経路との挿入損失の偏差を低減できる。また、挿入損失が大きな第１伝送経路を補償して、第２伝送経路の挿入損失に近づけるので、高周波スイッチ１０としての挿入損失を小さくできる。すなわち、高周波スイッチ１０の性能が向上する。
なお、ＦＥＴ２６１のゲート幅Ｗｇ２６１も、ＦＥＴ２２１のゲート幅Ｗｇ２２１よりも広くしている。この際、ＦＥＴ２６１のゲート幅Ｗｇ２６１は、ＦＥＴ２５１のゲート幅Ｗｇ２５１と同じであることが好ましい。これにより、ＦＥＴ２５１とＦＥＴ２６１との対称性が保持される。さらに、ＦＥＴ２３１のゲート幅は、ＦＥＴ２１１のゲート幅Ｗｇ２１１と略同じであり、ＦＥＴ２４１のゲート幅は、ＦＥＴ２２１のゲート幅Ｗｇ２２１と略同じである。
このように、高周波スイッチ１０は、電力の進行方向が途中で逆になる伝送経路と、電力の進行方向が逆にならない伝送経路とで、それぞれに接続されるＦＥＴのゲート幅を異ならせることによって、伝送経路間の挿入損失の偏差を低減できる。
例えば、高周波スイッチ１０の構成を用いない、ＦＥＴのゲート幅が同じ場合、伝送経路間での挿入損失の偏差は、約０．１ｄＢとなるが、高周波スイッチ１０の構成を用いることで、約０．０２ｄＢまで低下する。すなわち、高周波スイッチ１０では、挿入損失の偏差が約０．０２ｄＢとなるように、ＦＥＴ２１１、ＦＥＴ２２１、ＦＥＴ２３１、ＦＥＴ２４１のゲート幅に対して、ＦＥＴ２５１、ＦＥＴ２６１のゲート幅を広くしている。
また、高周波スイッチ１０では、複数のＦＥＴおよび入出力端子が共通端子Ｐ２０を通り第１方向に平行な基準線に対して線対称で配置されている。これにより、伝送線路間での挿入損失の偏差を低減できる。
また、高周波スイッチ１０では、半導体素子２０の中央領域に共通端子Ｐ２０を配置している。これにより、半導体素子２０における外部接続端子Ｐ１０側の端部に共通端子Ｐ２０を配置する場合よりも、共通端子Ｐ２０から外部接続端子Ｐ１０への配線導体３０を長く確保でき、整合用のインダクタンスを稼ぐことができる。したがって、いずれの伝送経路に対しても低損失に高周波信号を伝送でき、挿入損失の少ない高周波スイッチ１０を実現できる。
なお、本実施形態では、ゲート幅によってＦＥＴの抵抗を調整する態様を示したが、ゲート長、ドーピング量によってＦＥＴの抵抗を調整することも可能である。
また、上述の説明では、ＳＰ６Ｔの高周波スイッチ１０を例に示したが、ＳＰｎＴ（ｎは２以上の整数）に対して、上述の構成を適用し、同様の作用効果を得ることが可能である。図４は、派生構成の高周波スイッチ１０Ａの各端子の配置および電力の進行方向を示す平面図である。図４は、ＳＰ８Ｔの高周波スイッチ１０Ａを示している。
図４に示すように、高周波スイッチ１０Ａは、高周波スイッチ１０に対して、入出力端子Ｐ２７１、Ｐ２７２、Ｐ２８１、Ｐ２８２、外部接続端子Ｐ１７１、Ｐ１７２、Ｐ１８１、Ｐ１８２、ＦＥＴ２７１、２７２、２８１、２８２が増加した点で異なる。高周波スイッチ１０Ａの他の構成は、高周波スイッチ１０の基本構成と略同様であり、同様の箇所の説明は、省略する。
高周波スイッチ１０Ａでは、ＦＥＴ２７１、２７２、２８１、２８２は、共通端子Ｐ２０よりも、半導体素子２０の第１方向の一方端側に配置されている。同様に、入出力端子Ｐ２７１、Ｐ２７２、Ｐ２８１、Ｐ２８２も、共通端子Ｐ２０よりも、半導体素子２０の第１方向の一方端側に配置されている。入出力端子Ｐ２７１は、平面視において略直線状の配線導体３７を介して、外部接続端子Ｐ１７１に接続されている。入出力端子Ｐ２８１は、平面視において略直線状の配線導体３８を介して、外部接続端子Ｐ１８１に接続されている。
このような構成では、ＦＥＴ２７１、２８１のゲート幅を、ＦＥＴ２１１、２２１、２３１、２４１のゲート幅に対して調整する。例えば、ＦＥＴ２７１、２８１のゲート幅を、ＦＥＴ２５１、２６１のゲート幅と同様に、ＦＥＴ２１１、２２１、２３１、２４１のゲート幅に対して広くする。この際、ＦＥＴ２７１、２８１のゲート幅と、ＦＥＴ２５１、２６１のゲート幅とは、同じである必要はない。これにより、高周波スイッチ１０Ａは、高周波スイッチ１０と同様の作用効果を得ることが可能である。なお、ＦＥＴ２７１、２８１のゲート幅は、半導体素子２０に起因する他の要素に応じて、ＦＥＴ２５１、２６１と同様に広げなくてもよいことがある。この場合は、高周波スイッチ１０Ａの仕様に応じて、ＦＥＴ２７１、２８１のゲート幅を適宜設定すればよい。
なお、上述の構成では、複数のＦＥＴ、複数の入出力端子、複数の外部接続端子を、共通端子Ｐ２０に対して対称性を持って配置する態様を示した。しかしながら、対称性を有さない場合でも、上述のように、電力の進行方向が逆となる区間の長さが異なる（一方は長さが０であってもよい）複数の伝送経路を有する高周波スイッチであれば、上述の構成を適用でき、上述の作用効果を奏することができる。
図５は、本発明の第２の実施形態に係る高周波スイッチ１０Ｂの回路図である。図６は、本発明の第２の実施形態に係る高周波スイッチ１０Ｂの半導体素子２０Ｂの一部を拡大した平面図である。
図５、図６に示すように、第２の実施形態に係る高周波スイッチ１０Ｂは、第１の実施形態に係る高周波スイッチ１０に対して、ＦＥＴ２１３、２２３、２３３、２４３、２５３、２６３を追加した点において異なる。高周波スイッチ１０Ｂの他の構成は、高周波スイッチ１０と同じであり、同じ箇所の説明は省略する。
図５、図６に示すように、半導体素子２０Ｂは、複数のＦＥＴ２１１、２１２、２１３、２２１、２２２、２２３、２３１、２３２、２３３、２４１、２４２、２４３、２５１、２５２、２５３、２６１、２６２、２６３を備える。
ＦＥＴ２１３は、ＦＥＴ２１１と入出力端子Ｐ２１１との間に直列に接続されている。そして、ＦＥＴ２１２は、ＦＥＴ２１１とＦＥＴ２１３との接続点とグランド用端子Ｐ２１２との間に直列に接続されている。
ＦＥＴ２２３は、ＦＥＴ２２１と入出力端子Ｐ２２１との間に直列に接続されている。そして、ＦＥＴ２２２は、ＦＥＴ２２１とＦＥＴ２２３との接続点とグランド用端子Ｐ２２２との間に直列に接続されている。
ＦＥＴ２３３は、ＦＥＴ２３１と入出力端子Ｐ２３１との間に直列に接続されている。そして、ＦＥＴ２３２は、ＦＥＴ２３１とＦＥＴ２３３との接続点とグランド用端子Ｐ２３２との間に直列に接続されている。
ＦＥＴ２４３は、ＦＥＴ２４１と入出力端子Ｐ２４１との間に直列に接続されている。そして、ＦＥＴ２４２は、ＦＥＴ２４１とＦＥＴ２４３との接続点とグランド用端子Ｐ２４２との間に直列に接続されている。
ＦＥＴ２５３は、ＦＥＴ２５１と入出力端子Ｐ２５１との間に直列に接続されている。そして、ＦＥＴ２５２は、ＦＥＴ２５１とＦＥＴ２５３との接続点とグランド用端子Ｐ２５２との間に直列に接続されている。
ＦＥＴ２６３は、ＦＥＴ２６１と入出力端子Ｐ２６１との間に直列に接続されている。そして、ＦＥＴ２６２は、ＦＥＴ２６１とＦＥＴ２６３との接続点とグランド用端子Ｐ２６２との間に直列に接続されている。
このように、半導体素子２０Ｂは、共通端子Ｐ２０と、入出力端子Ｐ２１１、Ｐ２２１、Ｐ２３１、Ｐ２４１、Ｐ２５１、Ｐ２６１のそれぞれとの間に、Ｔ型トポロジーのスイッチ回路が接続された構成を備える。
このような構成からなる高周波スイッチ１０Ｂも、第１の実施形態に係る高周波スイッチ１０と同様に、伝送経路の間での挿入損失の偏差を低減できる。
なお、上述の説明では、電力の進行方向が途中で逆になる伝送経路と、電力の進行方向が逆にならない伝送経路との組を複数組有している態様を示した。しかしながら、電力の進行方向が途中で逆になる伝送経路と、電力の進行方向が逆にならない伝送経路とをそれぞれ１個備えていれば、これらの伝送経路に対して本発明の構成を適用することで、上述の作用効果と同様の作用効果を奏することできる。
また、上述の説明では、電力の進行方向が逆になる伝送経路と、逆にならない伝送経路とを備える態様を示した。しかしながら、電力の進行方向が逆になる伝送経路を複数有しており、これらの伝送経路における逆になる区間の長さが異なる場合にも、上述のゲート幅の調整等を行うことによって、上述の作用効果と同様の作用効果を奏することができる。なお、電力の進行方向が途中で逆になる伝送経路のそれぞれにおける逆になる区間の長さとは、各伝送経路中の各外部接続端子と共通端子との間の距離と共通端子と共通端子用外部接続端子との間の距離とのうち、短い距離のことを指す。例えば、第１の実施形態に係る高周波スイッチ１０における電力の進行方向が途中で逆になる伝送経路である外部接続端子Ｐ１５１、共通端子Ｐ２０、および、共通端子用外部接続端子Ｐ１０を経由する伝送経路において、電力の進行方向が逆になる区間の長さとは、外部接続端子Ｐ１５１と共通端子Ｐ１０との間の距離と共通端子Ｐ２０と共通端子用外部接続端子Ｐ１０との間の距離とのうち、短い距離のことを指す。
１０、１０Ａ、１０Ｂ：高周波スイッチ
２０、２０Ｂ：半導体素子
３０、３１、３２、３３、３４、３５、３６、３７、３８：配線導体
２１１、２１２、２１３、２２１、２２２、２２３、２３１、２３２、２３３、２４１、２４２、２４３、２５１、２５２、２５３、２６１、２６２、２６３、２７１、２８１：ＦＥＴ
ＡＲ１：領域
Ｐ１０、Ｐ１１１、Ｐ１１２、Ｐ１２１、Ｐ１２２、Ｐ１３１、Ｐ１３２、Ｐ１４１、Ｐ１４２、Ｐ１５１、Ｐ１５２、Ｐ１６１、Ｐ１６２、Ｐ１７１、Ｐ１７２、Ｐ１８１、Ｐ１８２：外部接続端子
Ｐ２０、Ｐ２０Ｓ：共通端子
Ｐ２１１、Ｐ２２１、Ｐ２３１、Ｐ２４１、Ｐ２５１、Ｐ２６１、Ｐ２７１、Ｐ２８１：入出力端子
Ｐ２１２、Ｐ２２２、Ｐ２３２、Ｐ２４２、Ｐ２５２、Ｐ２６２、Ｐ２７２、Ｐ２８２：グランド用端子
Ｗｇ２１１、Ｗｇ２５１：ゲート幅

Claims (9)

  1. 第１ＦＥＴおよび第２ＦＥＴを少なくとも含む複数のＦＥＴが形成された半導体素子と、
    複数の外部接続端子と、
    前記半導体素子を封止する成形部材と、を備え、
    前記半導体素子は、
    共通端子と、
    第１端子および第２端子を少なくとも含む複数の入出力端子と、
    前記共通端子と前記第１端子との間に接続される前記第１ＦＥＴ、および、前記共通端子と前記第２端子との間に接続される前記第２ＦＥＴを備え、
    前記複数の外部接続端子は、前記共通端子に接続する共通端子用外部接続端子と、前記第１端子に接続する第１外部接続端子と、前記第２端子に接続する第２外部接続端子と、を含み、
    前記第１外部接続端子から前記共通端子への信号の進行方向と、前記共通端子から前記共通端子用外部接続端子への信号の進行方向とが逆方向となる区間の長さが、
    前記第２外部接続端子から前記共通端子への信号の進行方向と、前記共通端子から前記共通端子用外部接続端子への信号の進行方向とが逆方向となる区間の長さよりも長い構成において、
    前記第１ＦＥＴと前記第２ＦＥＴは、
    所定の入力電力による前記第１ＦＥＴのドレインソース間を伝送する信号の電力が前記第２ＦＥＴのドレインソース間を伝送する信号の電力よりも大きくなる構造を有する、
    高周波スイッチ。
  2. 前記第１ＦＥＴのゲート幅は、前記第２ＦＥＴのゲート幅よりも広い、
    請求項１に記載の高周波スイッチ。
  3. 前記第１外部接続端子と前記第１端子との間に接続される第１配線導体と、
    前記第２外部接続端子と前記第２端子との間に接続される第２配線導体と、
    前記共通端子と前記共通端子用外部接続端子との間に接続される第３配線導体と、をさらに備え、
    前記第１外部接続端子から前記共通端子への信号の進行方向は、前記第１配線導体における信号の進行方向であり、
    前記第２外部接続端子から前記共通端子への信号の進行方向は、前記第２配線導体における信号の進行方向であり、
    前記共通端子から前記共通端子用外部接続端子への信号の進行方向は、前記第３配線導体における信号の進行方向である、
    請求項１または２に記載の高周波スイッチ。
  4. 前記第１外部接続端子から前記共通端子への信号の進行方向と、前記共通端子から前記共通端子用外部接続端子への信号の進行方向とが逆方向となる箇所を有し、
    前記第２外部接続端子から前記共通端子への信号の進行方向と、前記共通端子から前記共通端子用外部接続端子への信号の進行方向とが逆方向となる箇所を有さない、
    請求項３に記載の高周波スイッチ。
  5. 前記第１配線導体の延長線と前記第３配線導体の延長線とで構成される角は鋭角であり、
    前記第２配線導体の延長線と前記第３配線導体の延長線とで構成される角は鈍角である、
    請求項４に記載の高周波スイッチ。
  6. 前記第１端子と前記第２端子とは、前記半導体素子の第１方向に沿って並んでおり、
    前記共通端子は、前記第１方向において、前記第１端子と前記第２端子との間に、配置されている、
    請求項１乃至請求項５のいずれかに記載の高周波スイッチ。
  7. 前記半導体素子は、
    前記複数の入出力端子のそれぞれと前記共通端子との間にそれぞれに接続された複数のＦＥＴをさらに備え、
    前記複数の入出力端子および前記複数のＦＥＴは、前記第１方向と該第１方向に直交する第２方向に沿って配列して配置されている、
    請求項６に記載の高周波スイッチ。
  8. 前記共通端子用外部接続端子は、前記第２方向に平行であり、かつ、前記共通端子を横切る直線を境にして、前記第１端子外部接続端子と同じ側にあり、前記第２外部接続端子とは反対側にある、請求項７に記載の高周波スイッチ。
  9. 前記共通端子は、
    前記半導体素子を平面視した略中央に配置されている、
    請求項１乃至請求項８のいずれかに記載の高周波スイッチ。
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