KR101089961B1 - 선로간 간섭을 제거하는 임피던스 정합 회로 및 이를 갖는 전력 증폭기 - Google Patents

선로간 간섭을 제거하는 임피던스 정합 회로 및 이를 갖는 전력 증폭기 Download PDF

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Abstract

본 발명은 인접한 선로 간에 흐르는 전류의 방향을 일치시켜 선로간의 간섭을 제거하는 임피던스 정합 회로 및 이를 갖는 전력 증폭기에 관한 것으로, 신호를 입력받는 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머와, 신호를 입력받는 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 임피던스를 매칭하는 제2 출력 선로를 갖되, 상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 제2 트랜스포머를 갖는 임피던스 정합 회로 및 이를 갖는 전력 증폭기를 제공한다.
Figure R1020090122191
임피던스 정합(Impeadance Matching), 전력 증폭기(Power Amplifier), 자기장(Magnetic Filed)

Description

선로간 간섭을 제거하는 임피던스 정합 회로 및 이를 갖는 전력 증폭기{IMPEDANCE MATCHING CIRCUIT REMOVING INTERFERENCE WITH SIGNAL LINES AND POWER AMPLIFIER HAVING THEREOF}
본 발명은 임피던스 정합 회로 및 이를 갖는 전력 증폭기에 관한 것으로, 보다 상세하게는 인접한 선로 간에 흐르는 전류의 방향을 일치시켜 선로간의 간섭을 제거하는 임피던스 정합 회로 및 이를 갖는 전력 증폭기에 관한 것이다.
최근 들어, 사용의 용이성으로 인해 이동 통신 단말기가 널리 사용되고 있다. 이러한 이동 통신 단말기의 사용이 많아지면서 소비자의 만족을 위해 다양한 어플리케이션 구동과 함께 장시간의 사용 시간을 제공하는 것이 중요 선로 사항이 되었다.
이동 통신 단말기의 사용 시간을 늘리기 위해서는 배터리의 용량을 늘리는 것도 중요하지만, 경박단소화를 요구하는 시장 상황에서 배터리의 크기를 늘리기에는 제약이 따르게 된다. 이에 따라, 이동 통신 단말기 내부의 주요 소자의 전력 효율을 증가시킬 필요가 있다.
한편, 이러한 이동 통신 단말기에는 무선 신호를 송수신하기 위해 전력 증폭 기가 사용되는데, 이러한 전력 증폭기는 이동 통신 단말기의 전체 전력 소모량 중 상당 부분을 차지한다.
이러한 전력 증폭기에는 입출력 소자 간의 임피던스를 매칭시키기 위해 임피던스 정합 회로를 채용하지만, 소자의 크기를 줄이기 위해 CMOS 공정을 증폭 소자 및 임피던스 정합 회로를 하나의 기판에 집적화하여 임피던스 정합 회로의 선로끼리 간섭이 발생할 수 있다.
이에 따라, 임피던스 정합 회로의 선로의 전달 효율이 떨어져 전력 소모량이 증가하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위해, 본 발명의 목적은 인접한 선로간에 흐르는 전류의 방향을 일치시켜 선로간의 간섭을 제거하는 임피던스 정합 회로 및 이를 갖는 전력 증폭기를 제공하는 것이다.
상술한 목적을 달성하기 위해, 본 발명의 제1의 기술적인 측면은 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 상기 제1 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머와, 신호를 입력받는 일단 및 타단을 갖는 일정 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 상기 제2 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제2 출력 선로를 갖되, 상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 제2 트랜스포머를 포함하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 제공하는 것이다.
본 발명의 제1의 기술적인 측면에 따르면, 제1 및 제2 트랜스포머는 각각 복수개 구비되며, 상기 복수개의 제1 트랜스포머가 일렬로 배치되고, 상기 복수개의 제2 트랜스포머는 상기 복수개의 제1 트랜스포머 사이에 각각 배치될 수 있다.
본 발명의 제1의 기술적인 측면에 따르면, 상기 제1 및 제2 입력 트랜스포머 각각에는 평형 신호가 입력될 수 있다.
상술한 목적을 달성하기 위해, 본 발명의 제2의 기술적인 측면은 입력 신호를 증폭하는 증폭부와, 상기 증폭부로부터 증폭된 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 상기 제1 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머와, 상기 증폭부로부터 증폭된 신호를 입력받는 신호를 입력받는 일단 및 타단을 갖는 일정 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 상기 제2 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제2 출력 선로를 갖되, 상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 제2 트랜스포머를 갖는 임피던스 정합부를 포함하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기를 제공하는 것이다.
본 발명의 제2의 기술적인 측면에 따르면, 상기 증폭부에는 평형 신호가 입력될 수 있다.
본 발명의 제2의 기술적인 측면에 따르면, 상기 증폭부는 상기 제1 및 제2 트랜스포머에 일대일 대응되어 증폭된 신호를 제공하는 적어도 제1 및 제2 입력 증폭 유닛을 포함할 수 있다.
본 발명의 제2의 기술적인 측면에 따르면, 상기 증폭부는 복수의 입력 증폭 유닛을 포함하고, 상기 복수의 입력 증폭 유닛은 상기 복수의 제1 및 제2 트랜스포머에 일대일 대응되어 증폭된 신호를 제공할 수 있다.
상술한 목적을 달성하기 위해, 본 발명의 제3의 기술적인 측면은 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 상기 제1 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머와, 신호를 입력받는 신호를 입력받는 일단 및 타단을 갖는 일정 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 상기 제2 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제2 출력 선로를 갖되, 상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 제2 트랜스포머를 갖는 임피던스 정합부와, 상기 임피던스 정합부로부터 출력된 신호를 증폭하는 증폭부를 포함하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기를 제공하는 것이다.
본 발명의 제3의 기술적인 측면에 따르면, 상기 증폭부는 상기 제1 및 제2 트랜스포머에 일대일 대응되어 제1 출력 선로 및 제2 출력 선로로부터의 신호를 사전에 설정된 이득으로 증폭시키는 적어도 제1 및 제2 출력 증폭 유닛을 포함할 수 있다.
본 발명의 제3의 기술적인 측면에 따르면, 상기 증폭부는 복수의 출력 증폭 유닛을 포함하고, 상기 복수의 출력 증폭 유닛은 상기 복수의 제1 및 제2 트랜스포머에 일대일 대응되어 출력된 신호를 사전에 설정된 이득으로 증폭시킬 수 있다.
상술한 목적을 달성하기 위해, 본 발명의 제4의 기술적인 측면은, 입력 신호를 증폭하는 제1 증폭부와, 상기 제1 증폭부로부터 증폭된 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 상기 제1 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머와, 상기 제1 증폭부로부터 증폭된 신호를 입력받는 신호를 입력받는 일단 및 타단을 갖는 일정 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 상기 제2 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제2 출력 선로를 갖되, 상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 제2 트랜스포머를 갖는 임피던스 정합부와, 상기 임피던스 정합부로부터 출력된 신호를 재증폭하는 제2 증폭부를 포함하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기를 제공하는 것이다.
본 발명의 제4의 기술적인 측면에 따르면, 상기 제1 증폭부에는 평형 신호가 입력될 수 있다.
본 발명의 제4의 기술적인 측면에 따르면, 상기 제1 증폭부는 상기 제1 및 제2 트랜스포머에 일대일 대응되어 증폭된 신호를 제공하는 적어도 제1 및 제2 입력 증폭 유닛을 포함할 수 있다.
본 발명의 제4의 기술적인 측면에 따르면, 상기 제1 증폭부는 복수의 입력 증폭 유닛을 포함하고, 상기 복수의 입력 증폭 유닛은 상기 복수의 제1 및 제2 트랜스포머에 일대일 대응되어 증폭된 신호를 제공할 수 있다.
본 발명의 제4의 기술적인 측면에 따르면, 상기 제2 증폭부는 상기 제1 및 제2 트랜스포머에 일대일 대응되어 제1 출력 선로 및 제2 출력 선로로부터의 신호를 사전에 설정된 이득으로 증폭시키는 적어도 제1 및 제2 출력 증폭 유닛을 포함할 수 있다.
본 발명의 제4의 기술적인 측면에 따르면, 상기 증폭부는 복수의 출력 증폭 유닛을 포함하고, 상기 복수의 출력 증폭 유닛은 상기 복수의 제1 및 제2 트랜스포머에 일대일 대응되어 출력된 신호를 사전에 설정된 이득으로 재증폭할 수 있다.
본 발명에 따르면, 인접한 선로 간에 흐르는 전류의 방향을 일치시켜 선로간의 간섭을 제거함으로써 출력 선로의 자기장을 보상하여 신호 전달 효율을 증강할 수 있는 효과가 있다.
이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다.
도 1은 본 발명의 임피던스 매칭 회로의 일 실시형태를 나타내는 구성도이다.
도 1을 참조하면, 본 발명의 임피던스 매칭 회로(100)는 제1 및 제2 트랜스포머(110,120)를 포함할 수 있다.
제1 및 제2 트랜스포머(110,120)는 각각 신호를 입력받는 입력 선로(111,121)와 입력 선로와 전자기 결합하여 신호를 출력하는 출력 선로(112,122)를 포함할 수 있다.
제1 트랜스포머(110)의 제1 입력 선로(111)는 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하도록 구성되며, 제1 출력 선로(112)는 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 입력 선로(111)의 제1 루프 내에 제2 루프를 형성하도록 구성될 수 있다.
제2 트랜스포머(120)의 제2 입력 선로(121)는 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하도록 구성되며, 제2 출력 선로(122)는 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 입력 선로(121)의 제1 루프 내에 제2 루프를 형성하도록 구성될 수 있다.
이때, 제1 트랜스포머(110)의 제1 입력 선로(111)와 제2 트랜스포머(120)의 제2 입력 선로(121)는 신호의 입력 방향을 다르게 하여 전류 방향이 상반될 수 있 다.
즉, 전류의 진행 방향을 축으로 회전하는 자기장이 발생하는 플레밍의 오른손 법칙에 따라 신호가 입력되면, 제1 트랜스포머(110)의 제1 입력 선로(111)와 제2 트랜스포머(120)의 제2 입력 선로(121)에는 전류가 흐르게 된다.
이때, 신호의 입력 방향을 서로 상반되게 하여 즉, 제1 트랜스포머(110)의 제1 입력 선로(111)에는 왼쪽에서 오른쪽으로 루프를 따라 전류가 흐르게 하고, 제2 트랜스포머(120)의 제2 입력 선로(121)에는 오른쪽에서 왼쪽으로 루프를 따라 전류가 흐르게 한다. 이를 위해, 제2 트랜스포머(120)의 제2 입력 선로(121)의 일단 및 타단이 서로 크로스되어 제2 입력 선로(121)의 일단으로 평형 신호 중 플러스 레벨을 갖는 신호(RFin+)가 입력되고 타단으로 평형 신호 중 마이너스 레벨을 갖는 신호(RFin-)가 입력된다.
이에 따라, 제1 트랜스포머(110)의 제1 입력 선로(111)와 제2 트랜스포머(120)의 제2 입력 선로(121) 중 서로 인접한 선로에서의 전류 방향을 동일하고 이에 따라 도시된 화살표와 같이 자기장이 상쇄되지 않고 보상될 수 있다.
도시된 바와 같이, 제1 트랜스포머(110)와 제2 트랜스포머(120)는 복수개 구비될 수 있고, 제1 트랜스포머(110)가 복수개 구비되면, 복수의 제2 트랜스포머(120)는 복수의 제1 트랜스포머(110) 각각의 사이에 각각 배치될 수 있다.
도 2는 본 발명의 임피던스 매칭 회로의 다른 일 실시형태를 나타내는 구성 도이다.
도 2를 참조하면, 본 발명의 임피던스 매칭 회로(200)는 도 1에 도시된 임피던스 매칭 회로(100)와 유사하다. 이에 따라, 제1 트랜스포머(210)의 제1 입력 선로(211), 제1 출력 선로(212)와 제2 트랜스포머(220)의 제2 입력 선로(221)에 관한 상세한 설명은 생략하도록 한다.
제2 트랜스포머(220)의 제2 출력 선로(222)는 일 실시형태로써 제2 입력 선로(221)와 마찬가지로 제1 트랜스포머(210)의 제2 출력 선로(212)와 전류 방향이 상반되게 형성될 수 있다.
즉, 제2 출력 선로(222)의 일단 및 타단을 서로 크로스되어 제2 출력 선로(222)의 일단으로 평형 신호 중 플러스 레벨을 갖는 신호(RFin+)가 입력되고 타단으로 평형 신호 중 마이너스 레벨을 갖는 신호(RFin-)가 입력된다.
도 3은 본 발명의 전력 증폭기의 일 실시형태를 나타내는 구성도이다.
도 3을 참조하면, 본 발명의 전력 증폭기(300)는 제1 증폭부(320), 임피던스 정합부(310) 및 제2 증폭부(330)를 포함할 수 있다.
제1 증폭부(320)는 복수의 제1 및 제2 입력 증폭 유닛(321,322)을 포함할 수 있고, 복수의 제1 및 제2 입력 증폭 유닛(321,322)는 각각 복수의 제1 및 제2 트랜스포머(311,312)에 일대일 대응되어 전기적으로 연결될 수 있다.
각 제1 및 제2 입력 증폭 유닛(321,322)는 입력 신호(RFin+,RFin-)를 각각 사전에 설정된 이득으로 증폭하여 해당하는 트랜스포머(311,312)에 임피던스 매칭 을 위해 전달될 수 있다.
임피던스 정합부(310)는 복수의 제1 및 제2 트랜스포머(311,312)를 포함할 수 있다.
제1 및 제2 트랜스포머(311,312)는 도 1에 도시된 바와 같이, 제1 또는 제2 입력 선로(311a,312a)와 제1 또는 제2 출력 선로(311b,312b)를 각각 가질 수 있다. 제1 및 제2 입력 선로(311a,312a)는 각각 해당하는 입력 증폭 유닛(321,322)으로 부터 증폭된 신호를 입력받고, 제1 및 제2 출력 선로(311b,312b)는 제1 또는 제2 입력 선로(311a,312a)와 전자기 결합하여 전달되는 신호 경로의 임피던스를 매칭시킬 수 있다. 상술한 제1 및 제2 입력 선로의 구성 및 동작은 도 1에 도시된 바와 동일하므로 상세한 설명을 생략하도록 한다.
제2 증폭부(330)는 복수의 제1 및 제2 출력 증폭 유닛(331,332)를 포함할 수 있다.
복수의 제1 및 제2 출력 증폭 유닛(331,332)은 각각 복수의 제1 및 제2 트랜스포머(311,312)에 일대일 대응되어 전기적으로 연결될 수 있다.
각 제1 및 제2 출력 증폭 유닛(331,332)는 해당 트랜스포머로부터 임피던스 매칭된 신호를 각각 사전에 설정된 이득으로 증폭하여 출력(RFin+,RFin-)할 수 있다. 이때, 제2 트랜스포머(312)의 제2 출력 선로(312b)로부터 출력되는 신호의 극성이 제1 트랜스포머(311)의 제1 출력 선로(311b)로부터 출력되는 신호의 극성과 반대이므로, 제2 출력 증폭 유닛(332)은 제1 입력 증폭 유닛(331)과 달리 출력되는 신호의 극성이 반대이다.
도 4는 본 발명의 전력 증폭기의 다른 일 실시형태를 나타내는 구성도이다.
도 4를 참조하면, 본 발명의 전력 증폭기(400)는 제1 증폭부(420), 임피던스 정합부(410) 및 제2 증폭부(430)를 포함할 수 있다.
제1 증폭부(420)는 복수의 제1 및 제2 입력 증폭 유닛(421,422)을 포함할 수 있고, 복수의 제1 및 제2 입력 증폭 유닛(421,422)는 각각 복수의 제1 및 제2 트랜스포머(411,412)에 일대일 대응되어 전기적으로 연결될 수 있다.
각 제1 및 제2 입력 증폭 유닛(421,422)는 입력 신호(RFin+,RFin-)를 각각 사전에 설정된 이득으로 증폭하여 해당하는 트랜스포머(411,412)에 임피던스 매칭을 위해 전달될 수 있다.
임피던스 정합부(410)는 복수의 제1 및 제2 트랜스포머(3411,412)를 포함할 수 있다.
제1 및 제2 트랜스포머(411,412)는 도 2에 도시된 바와 같이, 제1 또는 제2 입력 선로(411a,412a)와 제1 또는 제2 출력 선로(411b,412b)를 각각 가질 수 있다. 제1 및 제2 입력 선로(411a,412a)는 각각 해당하는 입력 증폭 유닛(421,422)으로 부터 증폭된 신호를 입력받고, 제1 및 제2 출력 선로(411b,412b)는 제1 또는 제2 입력 선로(411a,412a)와 전자기 결합하여 전달되는 신호 경로의 임피던스를 매칭시 킬 수 있다. 제2 입력 선로(412a)와 제2 출력 선로(412b)의 일단과 타단을 서로 크로스될 수 있다. 상술한 제1 및 제2 입력 선로의 구성 및 동작은 도 2에 도시된 바와 동일하므로 상세한 설명을 생략하도록 한다.
제2 증폭부(430)는 복수의 제1 및 제2 출력 증폭 유닛(431,432)를 포함할 수 있다.
복수의 제1 및 제2 출력 증폭 유닛(431,432)은 각각 복수의 제1 및 제2 트랜스포머(411,412)에 일대일 대응되어 전기적으로 연결될 수 있다.
각 제1 및 제2 출력 증폭 유닛(431,432)는 해당 트랜스포머로부터 임피던스 매칭된 신호를 각각 사전에 설정된 이득으로 증폭하여 출력(RFin+,RFin-)할 수 있다. 이때, 도 3에 도시된 제2 트랜스포머(312)의 제2 출력 선로(312b)의 출력 극성과 달리, 제2 트랜스포머(412)의 제2 출력 선로(412b)로부터 출력되는 신호의 극성은 제1 트랜스포머(411)의 제1 출력 선로(411b)로부터 출력되는 신호의 극성과 동일하므로, 제2 출력 증폭 유닛(432)은 제1 입력 증폭 유닛(431)과 출력되는 신호의 극성이 동일하다.
상술한 바와 같이, 본 발명에 따르면 임피던스 매칭 회로에서 인접한 선로 간에 전류 방향을 일치시켜 전류 방향에 의한 자기장을 서로 보상시킴으로써 선로간의 간섭을 억제하고 신호 전달 효율을 증강시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
도 1은 본 발명의 임피던스 매칭 회로의 일 실시형태를 나타내는 구성도.
도 2는 본 발명의 임피던스 매칭 회로의 다른 일 실시형태를 나타내는 구성도.
도 3은 본 발명의 전력 증폭기의 일 실시형태를 나타내는 구성도.
도 4는 본 발명의 전력 증폭기의 다른 일 실시형태를 나타내는 구성도.
<도면의 주요 부호에 대한 상세한 설명>
100,200...임피던스 매칭 회로
110,210...제1 트랜스포머
111,211...제1 입력 선로
112,212...제1 출력 선로
120,220...제2 트랜스포머
121,221...제2 입력 선로
122,222...제2 출력 선로
300,400...전력 증폭기
310,410...제1 증폭부
311,411...제1 입력 증폭 유닛
312,412...제2 입력 증폭 유닛
320,420...임피던스 정합부
330,430...제2 증폭부
331,431...제1 출력 증폭 유닛
332,432...제2 출력 증폭 유닛

Claims (20)

  1. 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 상기 제1 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머; 및
    신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 상기 제2 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제2 출력 선로를 갖는 제2 트랜스포머를 포함하고,
    상기 제1 트랜스포머와 상기 제2 트랜스포머는 서로 인접하게 배치되어,
    상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 트랜스포머의 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 상기 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 트랜스포머의 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로.
  2. 제1항에 있어서,
    제1 및 제2 트랜스포머는 각각 복수개 구비되며,
    상기 복수개의 제1 트랜스포머가 일렬로 배치되고,
    상기 복수개의 제2 트랜스포머는 상기 복수개의 제1 트랜스포머 사이에 각각 배치되는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로.
  3. 제1항에 있어서,
    상기 제1 및 제2 트랜스포머 각각에는 평형 신호가 입력되는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로.
  4. 입력 신호를 증폭하는 증폭부; 및
    상기 증폭부로부터 증폭된 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 상기 제1 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머와, 상기 증폭부로부터 증폭된 신호를 입력받는 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 상기 제2 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제2 출력 선로를 갖는 제2 트랜스포머를 구비하는 임피던스 정합부를 포함하고,
    상기 제1 트랜스포머와 상기 제2 트랜스포머는 서로 인접하게 배치되어,
    상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 트랜스포머의 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 상기 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 트랜스포머의 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  5. 제4항에 있어서,
    제1 및 제2 트랜스포머는 각각 복수개 구비되며,
    상기 복수개의 제1 트랜스포머가 일렬로 배치되고,
    상기 복수개의 제2 트랜스포머는 상기 복수개의 제1 트랜스포머 사이에 각각 배치되는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  6. 제4항에 있어서,
    상기 증폭부에는 평형 신호가 입력되는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  7. 제4항에 있어서,
    상기 증폭부는 상기 제1 및 제2 트랜스포머에 일대일 대응되어 증폭된 신호를 제공하는 적어도 제1 및 제2 입력 증폭 유닛을 포함하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  8. 제5항에 있어서,
    상기 증폭부는 복수의 입력 증폭 유닛을 포함하고,
    상기 복수의 입력 증폭 유닛은 상기 복수의 제1 및 제2 트랜스포머에 일대일 대응되어 증폭된 신호를 제공하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  9. 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 상기 제1 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머와, 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 상기 제2 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제2 출력 선로를 갖는 제2 트랜스포머를 구비하는 임피던스 정합부; 및
    상기 임피던스 정합부로부터 출력된 신호를 증폭하는 증폭부를 포함하고,
    상기 제1 트랜스포머와 상기 제2 트랜스포머는 서로 인접하게 배치되어,
    상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 트랜스포머의 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 상기 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 트랜스포머의 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  10. 제9항에 있어서,
    제1 및 제2 트랜스포머는 각각 복수개 구비되며,
    상기 복수개의 제1 트랜스포머가 일렬로 배치되고,
    상기 복수개의 제2 트랜스포머는 상기 복수개의 제1 트랜스포머 사이에 각각 배치되는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  11. 제9항에 있어서,
    상기 제1 및 제2 트랜스포머 각각에는 평형 신호가 입력되는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  12. 제9항에 있어서,
    상기 증폭부는 상기 제1 및 제2 트랜스포머에 일대일 대응되어 제1 출력 선로 및 제2 출력 선로로부터의 신호를 사전에 설정된 이득으로 증폭시키는 적어도 제1 및 제2 출력 증폭 유닛을 포함하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  13. 제10항에 있어서,
    상기 증폭부는 복수의 출력 증폭 유닛을 포함하고,
    상기 복수의 출력 증폭 유닛은 상기 복수의 제1 및 제2 트랜스포머에 일대일 대응되어 출력된 신호를 사전에 설정된 이득으로 증폭시키는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  14. 입력 신호를 증폭하는 제1 증폭부;
    상기 제1 증폭부로부터 증폭된 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제1 루프를 형성하는 제1 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제1 입력 선로의 제1 루프 내에 제2 루프를 형성하여 상기 제1 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제1 출력 선로를 갖는 제1 트랜스포머와, 상기 제1 증폭부로부터 증폭된 신호를 입력받는 신호를 입력받는 일단 및 타단을 갖는 일정 길이의 도전체가 제3 루프를 형성하는 제2 입력 선로 및 신호를 출력하는 일단 및 타단을 갖는 일정 길이의 도전체가 상기 제2 입력 선로의 제3 루프 내에 제4 루프를 형성하여 상기 제2 입력 선로와 전자기 작용에 의해 입력된 신호 경로의 임피던스를 매칭하는 제2 출력 선로를 갖는 제2 트랜스포머를 구비하는 임피던스 정합부;
    상기 임피던스 정합부로부터 출력된 신호를 재증폭하는 제2 증폭부를 포함하고,
    상기 제1 트랜스포머와 상기 제2 트랜스포머는 서로 인접하게 배치되어,
    상기 제1 트랜스포머의 제1 입력 선로의 전류 방향과 상기 제2 트랜스포머의 제2 입력 선로의 전류 방향은 서로 반대로 형성되어 상기 제1 트랜스포머의 제1 입력 선로의 일부 선로와 인접한 상기 제2 트랜스포머의 제2 입력 선로의 일부 선로는 동일한 전류 방향을 갖는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  15. 제14항에 있어서,
    제1 및 제2 트랜스포머는 각각 복수개 구비되며,
    상기 복수개의 제1 트랜스포머가 일렬로 배치되고,
    상기 복수개의 제2 트랜스포머는 상기 복수개의 제1 트랜스포머 사이에 각각 배치되는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  16. 제14항에 있어서,
    상기 제1 증폭부에는 평형 신호가 입력되는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  17. 제14항에 있어서,
    상기 제1 증폭부는 상기 제1 및 제2 트랜스포머에 일대일 대응되어 증폭된 신호를 제공하는 적어도 제1 및 제2 입력 증폭 유닛을 포함하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  18. 제15항에 있어서,
    상기 제1 증폭부는 복수의 입력 증폭 유닛을 포함하고,
    상기 복수의 입력 증폭 유닛은 상기 복수의 제1 및 제2 트랜스포머에 일대일 대응되어 증폭된 신호를 제공하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  19. 제14항에 있어서,
    상기 제2 증폭부는 상기 제1 및 제2 트랜스포머에 일대일 대응되어 제1 출력 선로 및 제2 출력 선로로부터의 신호를 사전에 설정된 이득으로 증폭시키는 적어도 제1 및 제2 출력 증폭 유닛을 포함하는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
  20. 제15항에 있어서,
    상기 증폭부는 복수의 출력 증폭 유닛을 포함하고,
    상기 복수의 출력 증폭 유닛은 상기 복수의 제1 및 제2 트랜스포머에 일대일 대응되어 출력된 신호를 사전에 설정된 이득으로 재증폭시키는 것을 특징으로 하는 선로간 간섭을 제거하는 임피던스 정합 회로를 갖는 전력 증폭기.
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JP6729807B2 (ja) * 2017-08-01 2020-07-22 株式会社村田製作所 高周波スイッチ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731166B1 (en) 2001-11-26 2004-05-04 Analog Devices, Inc. Power amplifier system with multiple primary windings
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812701B2 (en) * 2008-01-08 2010-10-12 Samsung Electro-Mechanics Compact multiple transformers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731166B1 (en) 2001-11-26 2004-05-04 Analog Devices, Inc. Power amplifier system with multiple primary windings
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