KR100260329B1 - 반도체 장치 - Google Patents

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가네꼬 히사시
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Abstract

스위칭 기능을 하는 종래의 반도체 장치는, 접혀진 구조의 게이트가 넓은 면적을 차지한다는 단점을 가지고 있음은 물론, 소형화 및 성능의 향상도 동시에 만족시키지 못한다는 문제가 있다. 전송라인이, 제 1 FET 의 드레인 전극과 제 2 FET 소오스 전극 사이의 공유전극에 접속된다. 제 2 FET 의 드레인 전극과 제 3 FET 의 소오스 전극을 포함하는 제 1 공유전극과, 제 3 및 4 FET 의 드레인 전극들을 포함하는 제 2 공유전극들이 배치된다. 제 2 공유전극은 전송라인에 접속된다. 제 1 및 4 FET 의 게이트 전극과 제 2 및 3 의 FET 게이트 전극들은 동일한 기판면방위를 갖도록 제조된다. 따라서, 스위칭 회로가 차지하는 면적은, 접혀진 구조의 게이트 전극을 갖는 종래의 경우보다 감소하게 된다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 전계효과 트랜지스터 (FET) 를 하나이상 갖는 스위칭 회로로서 작동하는 반도체 장치에 관한 것이다.
FET 를 사용하여 반도체 스위칭 회로로서 기능하는 종래의 반도체 장치에 있어서, 소오스 및 드레인을 빗살형 구조로 하여 서로 대칭이 되게 마주보도록 하고, 이 소오스와 드레인 사이에 게이트를 배치한 FET 를 네 개 사용하는 반도체 장치가 공지되어 있다 (참고문헌: 발명의 명칭이 「스위칭 회로」인, 일본특허 공개공보 제 63-67802 호)
도 1a 는, 종래기술에 따른 반도체 장치의 실시예를 보여주는 평면도이고, 도 1b 는, 도 1a 의 회로구성을 나타내는 회로도이다. 종래기술의 반도체 장치에서는, 네 개의 FET (37∼40) 을 사용하고 있다. 도 1a 에서 보는 바와 같이, 각 FET 는 빗살형 구조로 서로 대칭이 되게 마주보는 소오스 영역 (32) 및 드레인 영역 (33) 과, 이 소오스 영역 (32) 과 드레인 영역 (33) 사이에 제조된 게이트 영역 (31) 을 갖고 있다. FET (37, 38) 에서, 소오스 영역 (32) 들은 서로 연결되어 입력단자 (34) 에 공통으로 접속되어 있다. FET (39, 40) 의 드레인 영역 (33) 들은 FET (37, 38) 의 드레인 (33) 들에 각각 접속되어 출력단자 (35, 36) 에 공통으로 각각 접속되어 있다.
따라서, 상기 반도체 장치는 도 1b 에서 보는 바와 같은 등가회로를 갖는데, 이 등가회로에서, FET (37, 38) 의 소오스 (32) 는 입력단자 (34) 에 접속되고, FET (37, 38) 의 드레인 (33) 은 FET (39, 40) 의 드레인 (33) 및 출력단자 (35, 36) 에 접속되는 구성으로 되어 있다. 또한, FET (39, 40) 의 소오스 (32) 는 접지되어 있다.
상기 반도체 장치에서, FET (37, 40) 의 게이트 (31) 는 제 1 스위칭 신호를 수신하며, FET (38, 39) 의 게이트 (31) 는 제 2 스위칭 신호를 수신하는데, 상기 제 1 스위칭 신호는 제 2 스위칭 신호의 논리반전으로 얻어진다. 그러므로, 입력단자 (34) 에 공급되는 마이크로파 신호는, 출력단자 (35, 36) 중 하나로 선택적으로 출력된다. 요컨대, 제 1 및 제 2 스위칭 신호의 논리값에 따라, 입력신호는 출력단자 (35, 36) 중 하나로부터 얻어질 수 있다.
이에 관해 스위치의 각 FET 에 대해서는, FET 의 ON 상태시 드레인-소오스 저항 (Rds) 은 작을수록 좋다. 반면, FET 가 OFF 상태일 때는, 드레인-소오스 용량 (Cds) 은 작을수록 좋다. 통상, 드레인-소오스 저항 (Rds) 은 FET 의 게이트 폭에 반비례하고, 드레인-소오스 용량 (Cds) 은 게이트 폭에 비례하여 커진다.
따라서, Rds 와 Cds 의 최적 조합은 게이트 폭을 최적화함으로써 얻을 수 있다. 이런 목적으로, 도 1 에 도시된 종래의 반도체 장치에서는, 게이트와 소오스 전극 사이 및/또는 게이트와 드레인 전극 사이의 교차에 기인한 용량 (Cds) 의 증대를 막기 위해, 소오스 (32) 와 드레인 (33) 은 빗살형 구조로 서로 대칭이 되게 마주보며 배치된다. 게이트 폭을 증가시키기 위해서, 게이트 (31) 의 평면 형상은 소오스 (32) 와 드레인 (33) 사이에서 접혀진 구조로 제조된다.
그러나, 이온결합성 (ion bond) 에 매우 강한 화합물 반도체 기판의 경우에는, FET 특성, 예컨대 드레인-소오스 저항 (Rds) 은 게이트의 방향에 따라 증가한다. 결과적으로, 도 1a 에서 보는 바와 같이, 드레인-소오스 저항 (Rds) 을 감소시키기 위해 접혀진 게이트 영역 (31) 을 갖는 종래의 반도체 장치에서는, 경우에 따라서는 저항 (Rds) 이 커지게 된다는 단점이 있다. 요컨대, 게이트 영역 (31) 의 접혀진 구조는 스위칭 회로에 사용되는 FET 에는 적합치 않다.
더욱이, 게이트와 소오스 전극 사이 및/또는 게이트와 드레인 전극 사이의 교차에 의한 용량의 합은, 에어 브리지 (air bridge) 기술이 사용되는 경우에는 거의 무시할 수 있다. 따라서, 종래기술의 반도체 장치는, 접혀진 구조의 게이트 영역 (31) 이 점유하는 면적이 비교적 큰 것외에, 소형화 및 고성능화 면에서 문제를 가지고 있다.
또한, 스위칭 회로는, 단극단역 (single pole single throw; SPST) 형 회로 및 단극쌍역 (single pole double throw; SPDT) 형 회로와 같은 다양한 종류의 회로를 포함할 수 있다. 도 1b 에서 보는 바와 같이, 상기 종래의 반도체 장치는 SPDT 형 회로를 갖고 있다. 그러나, 다수의 FET 를 갖는 다른 종류의 회로 및 다른 구성에 대한 적용에 대해서는 언급이 없다.
그러므로, 본 발명의 목적은, 고성능을 유지하면서 반도체의 크기를 최대한 줄여, 전술한 종래기술의 문제들을 해결할 수 있는 반도체 장치를 제공하는 것이다.
도 1a 은 종래기술에 따른 반도체 장치의 평면도.
도 1b 는 종래기술에 따른 반도체 장치의 등가회로.
도 2 는 본 발명에 따른 반도체 장치의 제 1 실시예의 구성을 도시하는 평면도.
도 3 은 본 발명에 따른 반도체 장치의 제 1 실시예의 구성에 대한 등가회로도.
도 4 는 본 발명에 따른 반도체 장치의 제 2 실시예의 구성을 도시하는 평면도.
도 5 는 본 발명에 따른 반도체 장치의 제 3 실시예의 구성을 도시하는 평면도.
도 6 은 본 발명에 따른 반도체 장치의 제 4 실시예의 구성을 도시하는 평면도.
도 7 은 도 6 및 도 8 의 실시예에 대한 등가회로도.
도 8 은 본 발명에 따른 반도체 장치의 제 5 실시예의 구성을 도시하는 평면도.
도 9 는 도 2 의 실시예의 전송특성을 나타내는 그래프.
도 10 은 도 5 의 실시예의 전송특성을 나타내는 그래프.
도 11 은 도 6 의 실시예의 전송특성을 나타내는 그래프.
도 12 는 도 8 의 실시예의 전송특성을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
1, 8 : 전송라인 2, 3, 5, 6, 7 : 공유전극
3, 6 : 게이트 전극 4, 9 : 소오스 전극
11 : 활성영역
본 발명 의 제 1 태양에 따라 위와 같은 목적을 달성하기 위하여, 제 1 전송라인과 제 2 전송라인 사이에서 직렬로 접속된 다수의 전계효과 트랜지스터 (FET)를 갖는 반도체 장치가 제공된다. 상기 다수의 FET 의 제 1 FET 와 제 2 FET 를 포함하는 두 개의 인접한 FET 에서, 제 1 FET 의 소오스 또는 드레인 전극의 전부 또는 일부는, 제 2 FET 의 드레인 또는 소오스 전극의 전부 또는 일부와 공유되어 있고, 제 1 및 제 2 FET 각각의 게이트 전극들은 동일한 기판면방위를 가지면서 서로 접속되어 있다.
또한, 본 발명의 제 3 태양에 따라 위와 같은 목적을 달성하기 위하여, 전송라인과 접지도체 사이에서 직렬로 접속된 다수의 FET 를 갖는 반도체 장치가 제공되며, 상기 다수의 FET 의 제 1 FET 와 제 2 FET 를 포함하는 두 개의 인접한 FET 에서, 제 1 FET 의 소오스 또는 드레인 전극의 전부 또는 일부는, 제 2 FET 의 드레인 또는 소오스 전극의 전부 또는 일부와 공유되어 있고, 제 1 및 제 2 FET 각각의 게이트 전극들은 동일한 기판면방위를 가지면서 서로 접속되어 있다.
또한, 본 발명의 제 5 태양에 따라 상기 목적을 달성하기 위하여, 상기 제 1 및 제 2 전송라인을 통하여 서로 공통으로 접속되는 제 1 및 제 2 FET 를 포함하는 두 개의 FET 에서, 제 1 FET 의 소오스 또는 드레인의 전부 또는 일부는, 제 2 FET 의 드레인 또는 소오스의 전부 또는 일부와 공유되며, 그리고 제 1 및 제 2 FET 각각의 게이트 전극들은 동일한 기판면방위를 가지면서 서로 접속되어 있는 반도체 장치가 제공된다.
그리고, 본 발명의 제 6 태양에 따라 위와 같은 목적을 달성하기 위하여, 직렬접속된 다수의 FET 의 제 1 FET 와 제 2 FET 를 포함하는 두 개의 인접한 FET 에서, 제 1 FET 의 소오스 또는 드레인 전극의 전부 또는 일부는, 제 2 FET 의 드레인 또는 소오스 전극의 전부 또는 일부와 공유되어 있고, 모든 FET 의 게이트 전극들은 동일한 기판면방위를 가지고 있고, 그리고 제 1 및 제 3 전송라인 사이에서 직렬로 접속된 FET 의 게이트 전극들은, 제 2 및 제 3 전송라인 사이에서 직렬로 접속된 FET 의 게이트 전극들과는 분리되어 있는 반도체 장치가 제공된다.
또한, 본 발명의 제 2, 4 및 7 태양에 따라 전술한 목적을 달성하기 위하여, 다수의 FET 의 제 1 및 제 2 FET 를 포함하는 인접한 두 개의 FET 에서, 제 1 및 제 2 FET 의 게이트 전극들은 동일한 기판면방위를 가지면서 서로 접속되어 있으며, 그리고 게이트 전극들 사이에는 다른 전극이 없는 반도체 장치가 제공된다.
전술한 바와 같이, 직렬접속된 다수의 FET 의 제 1 FET 와 제 2 FET 를 포함하는 두 개의 인접한 FET 에서, 제 1 FET 의 소오스 또는 드레인 전극의 전부 또는 일부는, 제 2 FET 의 드레인 또는 소오스 전극의 전부 또는 일부와 공유되어 있다. 그리고, 모든 FET 의 게이트 전극들은 동일한 기판면방위를 가지고 있다. 따라서, 서로 접속되어 있는 두 개의 FET 의 소오스 및 드레인 전극이 각각 다른 공정에서 만들어지고 게이트 전극들이 접혀진 구조로 만들어지는 종래의 반도체 장치와 비교하면, 본 발명에서는 전극들이 차지하는 면적을 현저하게 줄일 수 있게 된다.
지금부터, 첨부된 도면을 참고로 본 발명의 실시예들을 상세히 설명하도록 한다.
도 2 는, 본 발명에 따른 반도체 장치의 제 1 실시예를 나타내는 평면도이다. 이 도면에서 보는 바와 같이, 본 반도체 장치는, 제 1 FET 의 드레인 전극과 제 2 FET 의 소오스 전극으로서의 역할을 하는 공유전극 (2) 에 접속된 제 1 전송라인 (1) 을 포함하고 있다. 또한, 제 2 FET 의 드레인 전극 및 제 3 FET 의 소오스 전극으로서 기능하는 공유전극 (5) 과, 제 3 FET 의 드레인 전극 및 제 4 FET 의 드레인 전극으로서 기능하는 공유전극 (7) 을 갖고 있다. 공유전극 (7) 은 제 2 전송라인 (8) 에 접속된다.
더욱이, 제 1 및 제 4 FET 각각은, 홀 (10) 을 지나 접지전극에 각각 접속된 소오스 전극 (4, 9) 을 각각 갖고 있다. 제 1 FET 의 드레인 전극과 제 2 FET 의 소오스 전극으로 형성된 공유전극 (2) 및 제 1 FET 의 소오스 전극 (4) 사이와, 그리고 제 3 FET 의 드레인 전극과 제 4 FET 의 드레인 전극으로 형성된 공유전극 (7) 및 제 4 FET 의 소오스 전극 (9) 사이에는, 제 1 전위가 걸리도록 서로 연결된 전극이 제조되고, 이들 전극은 동일한 기판면방위를 가지며 제 1 및 제 4 FET 의 게이트 전극을 이루게 된다.
또한, 제 2 FET 의 드레인 전극과 제 3 FET 의 소오스 전극으로 형성된 공유전극 (5) 및 공유전극 (2) 사이와, 그리고 공유전극 (5) 과 공유전극 (7) 사이에는, 제 2 전위가 걸리도록 서로 연결된 전극이 제조되고, 이들 전극은 동일한 기판면방위를 가지며, 제 2 및 제 3 FET 의 게이트 전극 (6) 으로서의 역할을 하게 된다. 또한, 본 반도체 장치는 활성영역 (11) 을 갖고 있다. 게이트 전극 (3, 6) 이 동일한 기판면방위를 갖도록 제조되므로, 접혀진 게이트를 갖는 종래의 반도체 장치와 비교해 볼 때, 스위칭 회로의 면적을 최소화할 수 있다.
도 3 은, 제 1 실시예의 구성에 대한 등가회로도이다. 이 도면에서 보는 바와 같이, 제 1 FET (Q1) 의 드레인 전극과 제 2 FET (Q2) 의 소오스 전극을 포함하는 공유전극 (2) 은 전송라인 (1) 과 연결되어 있다. 제 2 FET (Q2) 의 드레인 전극은, 공유전극 (5) 을 통하여 제 3 FET (Q3) 의 소오스 전극에 접속되어 있으며, 제 3 및 제 4 FET (Q3, Q4) 의 드레인 전극들을 포함하는 공유전극 (7) 은 전송라인 (8) 에 접속되어 있다. 또한, 제 1 FET (Q1) 의 게이트 전극은 공유전극 (3) 을 통하여 제 4 FET (Q4) 의 게이트 전극에 접속되어 있으며, 제 2 FET (Q2) 의 게이트 전극은 공유전극 (6) 을 통해 제 3 FET (Q3) 의 게이트 전극에 접속된다.
제 1 실시예에 따른 반도체 장치에서, FET (Q1) 및 FET (Q4) 의 게이트들에 인가된 제 1 스위칭 신호는, FET (Q2) 및 FET (Q3) 의 게이트들에 인가된 제 2 스위칭 신호의 논리반전으로 얻어진다. 그러므로, FET (Q1, Q4) 가 ON 상태일 때는 FET (Q2, Q3) 는 OFF 가 되며, 이에 따라 입력신호, 예컨대 전송라인 (1) 으로부터 공급된 마이크로파 대역의 신호는 전송라인 (8) 으로 전달될 수 없게 된다. 한편, FET (Q1, Q4) 가 OFF 일 때는 FET (Q2, Q3) 는 ON 이 되어, 전송라인 (1) 으로부터의 입력신호는 FET (Q2, Q3) 을 거쳐 전송라인 (8) 에 선택적으로 전송된다.
도 4 는, 본 발명에 따른 반도체 장치의 제 2 실시예를 나타내는 평면도이다. 이 도면에서, 도 2 의 실시예와 동일한 구성요소에 대해서는 같은 참조번호를 부여했다. 도 4 의 제 2 실시예가 전술한 제 1 실시예와 구성면에서 거의 같지만, 제 1 실시예의 제 2 FET 의 드레인 전극과 제 3 FET 의 소오스 전극을 포함하는 공유전극 (5) 이 없다는 점에서, 이 실시예는 제 1 실시예와 다르다. 이것은, 제 2 실시예에 따른 반도체 장치의 크기가 제 1 실시예와 비교해서 더욱더 감소됨을 의미한다.
도 4 에 도시된 제 2 실시예의 등가회로는, 도 3 에 도시된 제 1 실시예의 것과 실질적으로 같은데, 그 이유는 다음과 같다. 즉, 제 2 FET 의 드레인 전극과 제 3 FET 의 소오스 전극을 포함하는 공유전극 (5) 이 없고, 또한 제 2 FET 의 드레인 표면과 제 3 FET 의 소오스 표면에는 어떠한 전극도 형성되어 있지는 않지만, 활성영역 (11) 에 의해 전기접속이 이루어지기 때문이다.
도 5 는 본 발명에 따른 반도체 장치의 제 3 실시예를 나타내는 평면도이다. 이 도면에서, 도 2 의 것과 동일한 구성요소에 대해서는 같은 참조번호를 부여했다. 도 2 의 제 1 실시예에서는 게이트 폭이 일정하게 되어 있지만, 도 5 의 제 3 실시예에서 제 3 FET 의 게이트 폭은 감소되어 있다.
즉, 도 5 에서 보는 바와 같이, 제 2 FET 의 드레인 전극과 제 3 FET 의 소오스 전극을 포함하는 공유전극 (12) 과, 제 3 및 제 4 FET 의 드레인 전극들을 포함하는 공유전극 (14) 에서, 이들 공유전극 (12, 14) 이 서로 대향하는 제 1 측부의 폭은 제 1 측부의 반대편의 제 2 측부의 폭보다 작다. 더욱이, 공유전극 (12, 14) 사이에는, 길이가 짧아진 게이트 전극 (13) 이 형성되어 있다. 따라서, 제 1 실시예와 비교해 볼 때, 제 3 실시예는 고성능화 및 소형화를 실현하는데 높은 유연성을 가지고 있음을 알 수 있다.
도 6 은 본 발명에 따른 반도체 장치의 제 4 실시예를 나타내는 평면도이다. 도 6 에서, 도 2 의 것과 동일한 구성요소에 대해서는 같은 참조번호를 부여했다. 이 실시예에서, 제 2 FET 의 드레인 전극과 제 3 FET 의 소오스 전극을 포함하는 공유전극 (5) 이 제 3 전송라인 (15) 과 접속되어 있다. 또한, 소오스 전극 (4) 과 공유전극 (2) 사이에는 제 1 FET 의 게이트 전극 (16) 이 형성되며, 공유전극 (2, 5) 사이에는 제 2 FET 의 게이트 전극 (17) 이 형성되어 있고, 공유전극 (5, 7) 사이에는 제 3 게이트 전극 (18) 이 형성되어 있다. 그리고, 공유전극 (7) 과 소오스 전극 (9) 사이에는 제 4 FET 의 게이트 전극 (19) 이 형성되어 있다. 즉, 게이트 전극 (16∼19) 은 동일한 기판면방위를 갖도록 되어 있다. 제 1 및 제 4 FET 의 소오스 전극 (4, 9) 은 접지전극에 각각 접속되어 있다.
도 7 은, 제 4 실시예에 따른 반도체 장치의 등가회로를 나타낸다. 이 도 7 에서 보는 바와 같이, 제 1 FET (Q1) 의 드레인 전극과 제 2 FET (Q2) 의 소오스 전극을 포함하는 공유전극 (2) 은 제 1 전송라인 (1) 에 접속된다. 또한, 제 2 FET (Q2) 의 드레인 전극과 제 3 FET (Q3) 의 소오스 전극을 포함하는 공유전극 (5) 은 제 3 전송라인 (15) 에 연결되며, 그리고 제 3 및 제 4 FET (Q3, Q4) 의 드레인 전극들을 포함하는 공유전극 (7) 은 제 2 전송라인 (8) 에 접속되어 있다.
더욱이, FET (Q1∼Q4) 각각의 게이트 전극 (16∼19) 은 다른 게이트 전극과 접속되지 않고, 독립적으로 신호를 입력할 수 있다. 게이트 전극 (16∼19) 이 동일한 기판면방위를 갖도록 제조되기 때문에, 스위칭 회로의 면적은, 접혀진 게이트 전극을 포함하는 회로 구성과 비교해서 감소될 수 있다.
제 4 실시예의 반도체 장치의 동작을 도 7 의 등가회로와 관련하여 이하 설명하도록 한다. 작동시, 게이트 전극 (16, 18) 에는 동전위를 갖는 제 1 스위칭 신호가 인가되고, 게이트 전극 (17, 19) 에는 동전위를 갖는 제 2 스위칭 신호가 인가되는데, 제 1 스위칭 신호는 제 2 스위칭 신호에 대해 논리반전이 된 것이다.
이렇게 해서, FET (Q1, Q3) 이 ON 일 때, FET (Q2, Q4) 는 OFF 가 되며, FET (Q1, Q3) 이 OFF 일 때는 FET (Q2, Q4) 는 ON 이 된다. 결과적으로, FET (Q1, Q3) 이 ON 이고 FET (Q2, Q4) 가 제 1 및 제 2 스위칭 신호에 따라 OFF 가 되면, 입력신호, 예컨대 전송라인 (15) 을 통해 입력된 마이크로파 대역의 신호가 FET (Q3) 의 소오스 및 드레인을 거쳐 전송라인 (8) 으로 선택적으로 전달되게 된다.
반대로, FET (Q1, Q3) 가 OFF 이고 FET (Q2, Q4) 가 제 1 및 제 2 스위칭 신호에 따라 ON 으로 되면, 입력신호, 예컨대 전송라인 (15) 로부터 입력된 신호가 FET (Q2) 의 드레인 및 소오스를 거쳐 전송라인 (1) 으로 전송된다.
도 8 은, 본 발명에 따른 반도체 장치의 제 5 실시예를 나타내는 평면도이다. 이 도면에서, 도 6 의 것과 동일한 구성요소에 대해서는 같은 참조번호를 부여했다. 도 8 의 구성은, 제 1 및 제 2 FET 의 드레인 전극을 포함하는 공유전극 (22) 에 접속된 제 1 전송라인 (21) 을 포함한다. 또한, 이 구성에서는, 제 3 및 제 4 FET 의 드레인 전극을 포함하는 공유전극 (7) 에 접속된 제 2 전송라인 (8) 이 포함되어 있다. 더욱이, 이 반도체 장치는, 제 2 FET 의 소오스 전극 (24) 및 제 3 FET 의 소오스 전극 (25) 에 접속되어 있는 제 3 전송라인 (23) 을 포함한다. 또한, 제 1 및 제 4 FET 의 소오스 전극 (4, 9) 은 각각 홀 (10) 을 통해 접지전극에 접속된다. 이 실시예에서, 제 1 FET 의 소오스 전극 (4) 은 제 4 FET 의 소오스 전극 (9) 근처에 배치되며, 제 1 및 제 2 전송라인 (21, 8) 은 동일 직선상에 위치한다. 그리고, 제 3 전송라인 (23) 은 제 1 및 제 2 전송라인 (21, 8) 의 길이방향과 수직인 길이방향을 갖도록 배치된다. 또한, 활성영역 (11a, 11b) 이 형성되어 있다.
더욱이, 게이트 (16∼19) 가 동일한 기판면방위를 갖도록 제조되므로, 접혀진 게이트 전극의 경우와 비교할 때, 스위칭 회로가 점유하는 면적이 줄어드는 이점이 있다.
제 5 실시예에 따른 반도체 장치의 등가회로는 도 7 의 제 4 실시예의 것과 실질적으로 같다. 그러므로, 제 3 전송라인 (23) 으로부터 공급된 입력신호는, 스위칭 동작에 의해 제 1 또는 제 2 전송라인 (21, 8) 으로 선택적으로 출력되게 된다.
다음은, 전술한 각 실시예에 대해 구체적으로 설명하도록 한다. 도 2 의 제 1 실시예에서, GaAlAs 계 헤테로접합 FET 를 반도체 기판으로서 사용하며, 게이트의 길이와 폭이 각각 0.15㎛ 및 50㎛ 인 FET를 사용하였다. 스위칭 장치는 100㎛ × 170㎛ 의 크기를 갖는다. 도 2 의 것과 동일한 수의 FET 를 갖는 스위칭 장치, 예컨대 1987 년 12 월에 발행된 IEEE Trans. Microwave Theory Tech., vol. MTT-35 의 1486∼1493 면에 기재되어 있는 스위칭 장치는 약 300㎛ × 600㎛ 의 면적을 갖는다. 따라서, 이 실시예의 스위칭 장치가 점유하는 면적은 종래의 스위칭 장치가 점유하는 면적의 약 1/10 로 줄어든다.
도 9 는 도 2 의 반도체의 전송특성을 나타내는 그래프로, 종축은 전송라인 (1, 8) 간의 손실 (S21) 을, 횡축은 입력신호 주파수를 각각 나타낸다. 이 그래프에서 보는 바와 같이, 도 2 의 반도체 장치는, 광대역에 걸친 저삽입손실과 높은 격리 (isolation) 의 만족스런 스위칭 특성을 갖는다. 종래기술의 스위칭 회로와 비교하면, 특성들을 저해시키지 않고 스위칭 장치의 크기를 현저하게 줄일 수 있다.
도 4 에 도시된 본 발명에 따른 스위칭 장치의 제 2 실시예에서는, GaAlAs 계 헤테로접합 FET를 반도체 기판으로서 사용하며, 게이트의 길이와 폭이 각각 0.15㎛ 및 50㎛ 인 FET 가 사용되었다. 스위칭 장치의 크기는 80㎛ × 170㎛ 이다. 제 1 실시예와 비교해 보면, 스위칭 장치의 면적은 4/5 로 줄어든다. 즉, 크기가 300㎛× 600㎛ 인 종래의 경우와 비교하면, 본 실시예의 면적은 종래 장치의 약 8% 로 줄어들게 된다. 제 2 실시에 따르면 스위칭 장치의 크기를 더욱 줄일 수 있다.
도 5 의 스위칭 장치의 제 3 실시예에서는, GaAlAs 계 헤테로접합 FET를 반도체 기판으로서 사용하며, 게이트의 길이와 폭이 각각 0.15㎛ 및 50㎛ 인 FET 가 사용되었다. 스위칭 장치의 크기는 100㎛ × 170㎛ 이다. 제 1 실시예와 실질적으로 같은 장치 면적으로 격리 효과를 향상시키기 위해, 제 3 FET 의 게이트 폭이 40㎛ 로 감소되어 있다. 도 5 의 실시예가 FET 의 조합면에서 더 큰 자유도를 갖기 때문에, 주어진 목표에 대해 정확하게 장치를 설계할 수 있다.
도 10 은 도 5 의 반도체의 전송특성을 나타내는 그래프이다. 이 그래프에서, 종축은 전송라인 (1, 8) 간의 손실 (S21) 을, 횡축은 입력신호 주파수를 나타낸다. 이 그래프에서 보는 바와 같이, 도 2 의 실시예와 비교해서 도 5 의 반도체 장치가 다소 저하된 삽입손실을 갖지만, 격리효과는 향상되기 때문에 장치의 미세 설계가 가능하게 된다.
도 6 의 스위칭 장치의 제 4 실시예는, GaAlAs 계 헤테로접합 FET를 반도체 기판으로서 사용하며, 게이트의 길이와 폭이 각각 0.15㎛ 및 50㎛ 인 FET 가 사용되었다. 스위칭 장치의 크기는 100㎛ × 170㎛ 이다. 본 실시예와 같은 수의 FET 를 갖는 종래의 스위칭 장치는 약 300㎛ × 600㎛ 의 큰 면적을 차지한다. 즉, 본 발명의 반도체 장치가 점유하는 면적은 종래기술의 약 1/10 이 된다.
도 11 은 도 6 의 실시예에 대한 전송특성을 나타내는 그래프로, 종축은 전송라인 (15) 과 전송라인 (1 또는 8) 간의 손실 (S21) 을, 횡축은 입력신호 주파수를 나타낸다. 이 그래프에서 보는 바와 같이, 도 11 의 반도체 장치는 광대역에 걸친 저삽입손실과 높은 격리의 만족스런 스위칭 특성을 가짐을 알 수 있다. 종래기술의 스위칭 회로와 비교하면, 이 실시예의 스위칭 장치의 크기는 현저하게 감소되어 있다.
도 8 에 도시된 스위칭 장치의 제 5 실시예에서, GaAlAs 계 헤테로접합 FET를 반도체 기판으로서 사용하며, 게이트의 길이와 폭이 각각 0.15㎛ 및 50㎛ 인 FET 가 사용되었다. 스위칭 장치의 크기는 130㎛ × 170㎛ 이다. 이 실시예의 반도체 장치가 점유하는 면적은 제 4 실시예의 면적의 약 75% 로 줄어들게 된다.
도 12 는 도 8 의 실시예에 대한 전송특성을 나타내는 그래프로, 종축은 전송라인 (23) 과 전송라인 (21 또는 8) 간의 손실 (S21) 을, 횡축은 입력신호 주파수를 각각 나타낸다. 이 그래프에서 보는 바와 같이, 도 12 의 반도체 장치는 도 11 의 경우와 같이 만족스런 스위칭 특성을 가짐을 알 수 있다. 제 4 실시예의 스위칭 회로와 비교하면, 제 5 실시예의 면적은 더욱더 감소된다.
또한, 전술한 실시예에서 제 1 FET 와 제 2 FET 를 포함하는 두 개의 인접한 FET 에서, 제 1 FET 의 모든 소오스 또는 드레인 전극은, 제 2 FET 의 모든 드레인 또는 소오스 전극과 공유된다. 그러나 본 발명은 이와 같은 구성에만 한정되는 것은 아니다 즉, 제 1 FET 의 소오스 또는 드레인 전극의 일부를, 제 2 FET 의 드레인 또는 소오스 전극의 전부 또는 일부와 공유하게 할 수도 있다.
더욱이, 도 7 의 등가회로를 갖는 반도체 장치에 대한 설명에서, 전송라인 (15 또는 22) 에 공급된 신호를 전송라인 (1 또는 21) 및 전송라인 (8) 중의 하나에 선택적으로 전달할 수 있다. 그러나, 반도체 장치의 작동시, 전송라인 (15 또는 22) 을 입력 및 출력 동작을 위해 사용할 수도 있다. 예컨대, 전송라인 (8) 에 입력된 신호가 전송라인 (15 또는 22) 으로 전달되면, 전송라인 (15 또는 22) 에 공급된 신호는 전송라인 (1 또는 21) 에 선택적으로 전송된다.
전술한 바와 같이, 본 발명의 구성에 따르면, 서로 직렬로 접속된 제 1 FET 와 제 2 FET 를 포함하는 두 개의 인접한 FET 에서, 제 1 FET 의 소오스 또는 드레인 전극의 전부 또는 일부는, 제 2 FET 의 드레인 또는 소오스 전극의 전부 또는 일부와 공유되며, 각 게이트 전극은 동일한 기판면방위를 갖는다. 따라서, 접혀진 구조의 게이트 전극들을 갖는 종래의 반도체 장치와 비교하면, 이들 전극이 점유하는 면적은 줄어들며, 이렇게 해서 전체 장치의 면적도 종래기술의 약 1/10로 줄어들게 된다. 이러한 사실 때문에, 최소의 크기로 스위칭 기능을 행할 수 있으며 또한 광대역에 걸친 저삽입손실과 높은 격리 특성을 갖는 반도체 장치를 얻을 수 있는 것이다.
이상으로, 본 발명은 상기 실시예들을 참조로 설명했지만, 이들 실시예들에만 한정되는 것은 아니고, 청구범위내에서 여러 변형이 가능하다.

Claims (3)

  1. 제 1 전송라인과 제 2 전송라인 사이에 서로 직렬로 접속된 복수의 전계 효과 트랜지스터 (FET)를 구비하고,
    상기 복수의 FET중의 제 1 FET는, 상기 복수의 FET중의 제 2 FET에 인접하고 상기 제 2 FET의 드레인 또는 소오스 전극 각각의 전부 또는 일부를 형성하는 적어도 한부분의 소오스 또는 드레인 전극을 구비하며, 상기 제 1 FET의 게이트 전극은 상기 제 2 FET의 게이트 전극에 접속되고, 상기 제 1 및 제 2 FET의 상기 게이트 전극은 동일한 기판면방위를 가지며,
    제 3 FET 는 제 4 FET에 인접하고 상기 제 1 전송라인에 직렬로 접속되며, 상기 제 4 FET 는 상기 제 2 전송라인과 직렬로 접속되고, 상기 제 3 FET 의 게이트 전극은 상기 제 4 FET 의 게이트 전극에 접속되고, 상기 제 3 및 제 4 FET 의 게이트 전극은 동일한 기판면방위를 가지며, 상기 제 3 및 제 4 FET 의 게이트 전극의 사이에는 소오스 또는 드레인 전극이 없는 것을 특징으로 하는 기판상의 반도체 스위칭 장치.
  2. 제 1 전송라인과 접지도체 사이에 서로 직렬로 접속된 복수의 전계 효과 트랜지스터 (FET)를 구비하고,
    상기 복수의 FET중의 제 1 FET는, 상기 복수의 FET중의 제 2 FET에 인접하고 상기 제 2 FET의 드레인 또는 소오스 전극 각각의 전부 또는 일부를 형성하는 적어도 한부분의 소오스 또는 드레인 전극을 구비하며, 상기 제 1 FET의 게이트 전극은 상기 제 2 FET의 게이트 전극에 접속되고, 상기 제 1 및 제 2 FET의 상기 게이트 전극은 동일한 기판면방위를 가지며,
    제 3 FET 는 제 4 FET에 직렬로 접속되고 상기 제 1 전송라인에 직렬로 접속되며, 상기 제 4 FET 는 상기 제 2 전송라인과 직렬로 접속되고, 상기 제 3 FET 의 게이트 전극은 상기 제 4 FET 의 게이트 전극에 접속되고, 상기 제 3 및 제 4 FET 의 게이트 전극은 동일한 기판면방위를 가지며, 상기 제 3 및 제 4 FET 의 게이트 전극의 사이에는 소오스 또는 드레인 전극이 없는 것을 특징으로 하는 기판상의 반도체 스위칭 장치.
  3. 제 1 전송라인과 제 2 전송라인 사이에서 제 2 FET와 직렬로 접속되고, 제 2 FET의 드레인 또는 소오스 전극 각각의 전부 또는 일부를 형성하는 적어도 한부분의 소오스 또는 드레인 전극을 구비하는 하나이상의 제 1 FET로서, 상기 제 1 FET의 게이트 전극은 상기 제 2 FET의 게이트 전극에 접속되고, 상기 제 1 및 제 2 FET의 상기 게이트 전극은 동일한 기판면방위를 갖는 제 1 FET,
    제 1 전송라인과 접지도체사이에서 직렬로 접속되고, 상기 제 1 및 제 2 FET중의 하나와 공통 소오스 또는 드레인 전극을 공유하며, 상기 제 1 및 제 2 FET 의 상기 게이트 전극과 동일한 기판면방위를 갖는 게이트 전극을 구비하는 하나이상의 제 3 FET, 및
    상기 제 2 전송라인과 접지도체 사이에서 직렬로 접속되고, 상기 제 3 FET 에 인접하는 제 4 FET로서, 상기 제 3 FET 의 게이트 전극이 상기 제 4 FET 의 게이트 전극에 접속되고, 상기 제 3 및 제 4 FET 의 게이트 전극은 동일한 기판 면방위를 가지며, 상기 제 3 및 제 4 FET 의 상기 게이트 전극사이에는 소오스 또는 드레인 전극이 없는 것을 특징으로 하는 기판상의 반도체 스위칭 장치.
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