JPS6367802A - スイツチ回路 - Google Patents

スイツチ回路

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JPS6367802A
JPS6367802A JP21318986A JP21318986A JPS6367802A JP S6367802 A JPS6367802 A JP S6367802A JP 21318986 A JP21318986 A JP 21318986A JP 21318986 A JP21318986 A JP 21318986A JP S6367802 A JPS6367802 A JP S6367802A
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JP
Japan
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fets
gate
fet
drain
sources
Prior art date
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Application number
JP21318986A
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English (en)
Inventor
Satoshi Kainuma
聡 開沼
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Waveguide Switches, Polarizers, And Phase Shifters (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイッチ回路に関し、特に同一面上にマイクロ
波回路をモノリシックマイクロ波集積回路で構成したマ
イクロ波スイッチに関する。
〔従来の技術〕
従来、この種のマイクロ波スイッチは、第4図に示すよ
うに、FET回路のFET4のゲートlに与えるDC電
極6のDC電圧によって、ソース2とドレイン3の間を
通過する信号源5からのマイクロ波信号をON、OFF
し、ていた。この回路を等価回路で表わすと、FETは
第5図の様にON時には抵抗成分Ronとして働き、O
FF時には高抵抗RoffとキャパシタCoffの並列
回路として勿いていた。
〔発明が解法しようとする問題点〕
上述した従来のマイクロ波スイッチは、FETの持つO
N抵抗RonとOFF時のキャパシタCoffにより、
マイクロ波スイッチの通過損失やアイソレーションの特
性が決定されるため、ロスが少なく、かつアイソレーシ
ョンの良いマイクロ波スイッチを実現するには、ON抵
抗Ronが小さく、かつOFF時のキャパシタCor「
が小さいFETが必要である。
しかしながら、従来用いられるFETは、第6図の平面
図に示される様に、ゲート1とソース2の電極を交差さ
せるtW 3′!iであるため、ゲート1とソース2の
間に生じるキャパシタが増加するという欠点がある。ま
た、第4図の様にFETのゲートをコントロールしてソ
ースとドレイン間を通過するマイクロ波信号をON、O
FFするマイクロ波スイッチをモノリシックマイクロ波
集積回路として構成する場合、他のFETとの接続が難
しく、回路を集積化するには不利な構造であるという欠
点もあった。
本発明の目的は、このような欠点を除き、ゲー)・・ソ
ース間のキャパシタを増加させないと共に、集積化を容
易にしたスイッチ回路を提供することにある。
〔問題点を解決するだめの手段〕
本発明のスイ・ソチ回路の構成は、ソースおよびドレイ
ンをそれぞれくし形構造として対向させ点対称に配置し
、これらソースとドレインの間に沿ってゲー1−を配置
したFETを4個用いて、各ソース同志を接して配置し
入力端子とした第1および第2のFETと、これら第1
および第2のFETの各ドレインとそれぞれ接して各出
力端子とした第3および第4のPETとを配置したこと
を特徴とする。
〔実施例〕
次に、本発明(二ついて図面を9照して説明する。
第1図は本発明の一実施例の回路の平面図、第2図は第
1図の等価回路図、第3図は第1図のFETの平面図で
ある。本実施例のFETのゲート電極1は、シリーズに
接続され、くし形楕遣をしたソース電極2とドレイン電
極3の間を通すことによりFETを構成している。
第2図の回路は、入力端子9に入力されるマイクロ波信
号を、出力端子10.11のどちらかに切替えるマイク
ロ波スイッチの回路例であり、第1図はこの回路を第3
図のFETを用いて構成したマイクロ波スイッチを示す
入力端子9は、F )E T 12とFET1Bのソー
ス2と接続され、出力端子10はFET12〈Q+)と
FETI 4 (Q3 )のドレイン3と、又出力端子
11はFET13(Q2)とFET15(Q4)のドレ
インに接続されている。入力端子9に入力されるマイク
ロ波信号は、FET12゜15のゲー1−1とFET1
3.14のゲートに、それぞれ反転したコントロール電
圧を与えることにより、出力端子10.11のどちらか
に切替えられる。
〔発明の効果〕
以上説明したように、本発明は、FETの構造をくし形
格造をしたソースとドレインの間にシリーズに接続され
たゲー■・を通し、ソース及びドレインを点対称に配置
することにより、ゲートとソースの交差するtji 造
の場合に生じるキャパシタ成分を無クシ、スイッチOF
F時のアイソレーションを改善する効果があると共に、
モノリシックマイクロ波集積回路としてマイクロ波スイ
ッチを構成する場合に他のFETどの接続が容易となり
集[1′F化才ろのに適した構造となる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例のマイクロ波スイッチの平面
図、第2図は第1I2Iの回路図、第3図は第1図に用
いるFETの平面図、第11図は第3図のFETを単体
のスイッチとして用いる場合の回路図、第5図は第2図
のスイッチをON、OFFした場合の等価回路図、第6
図は従来のFETの一例の平面図である。 1・・・デー1〜電極、2・・・ソース電極、3・・・
ドレイン電極、4・・・FET、5・・・マイクロ波信
号源、6・・・DC電源、7・・・負荷、8・・・ゲー
ト抵抗、9・−マイクロ波スイッチの入力端子、10,
1.1・・・マイクロ波スイッチの出力端子、12〜1
5・・・FET(Ql〜Q4)。 χ ノ 図 是2 函

Claims (1)

    【特許請求の範囲】
  1.  ソースおよびドレインをそれぞれくし形構造として対
    向させ点対称に配置し、これらソースとドレインの間に
    沿ってゲートを配置したFETを4個用いて、各ソース
    同志を接して配置し入力端子とした第1および第2のF
    ETと、これら第1および第2のFETの各ドレインと
    それぞれ接して各出力端子とした第3および第4のFE
    Tとを配置したことを特徴とするスイッチ回路。
JP21318986A 1986-09-09 1986-09-09 スイツチ回路 Pending JPS6367802A (ja)

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