JPS61239717A - 電界効果型トランジスタの駆動回路 - Google Patents
電界効果型トランジスタの駆動回路Info
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- JPS61239717A JPS61239717A JP60080702A JP8070285A JPS61239717A JP S61239717 A JPS61239717 A JP S61239717A JP 60080702 A JP60080702 A JP 60080702A JP 8070285 A JP8070285 A JP 8070285A JP S61239717 A JPS61239717 A JP S61239717A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フォトカプラで絶縁された例えばＭＯＳ型
の電界効果型トランジスタ（以下ＦＥＴという）の駆動
回路に関するものである。
の電界効果型トランジスタ（以下ＦＥＴという）の駆動
回路に関するものである。
第３図は従来のＭＯＳ Ｆ ＥＴの駆動回路の回路図で
あり、同図において、１はスイッチング駆動されるＭＯ
ＳＦＥＴ、２はゲートアンプの電源でその電圧はｖｌ、
３はフォトカプラ、ｒｌ、ｒ２体電流制限用抵抗、Ｃ３
は逆バイアス電源を作るための逆バイアス抵抗、４は小
型のＭＯＳ Ｆ ＥＴ、ＴｒｉはｎＰｎ ）ランジスタ
、Ｔｒ２はＰｎＰ）ランジスタ、Ｃ４はゲート抵抗、Ｄ
ｌは逆バイアス電源用ゼナーダイオード、Ｃ１は逆バイ
アス電源を安定化するためのコンデンサ、ＳＷＩは極性
の異なる電源５ａ、５ｂを切換えて、フォトカプラ３を
オン、オフするスイッチ、Ｃ５はフォトカプラ電流制限
用抵抗、５はフォトカプラを駆動するための駆動電源で
その電圧はＶ３、Ｃ６はフォトカプラ３の入力ダイオー
ドの保護抵抗である。
あり、同図において、１はスイッチング駆動されるＭＯ
ＳＦＥＴ、２はゲートアンプの電源でその電圧はｖｌ、
３はフォトカプラ、ｒｌ、ｒ２体電流制限用抵抗、Ｃ３
は逆バイアス電源を作るための逆バイアス抵抗、４は小
型のＭＯＳ Ｆ ＥＴ、ＴｒｉはｎＰｎ ）ランジスタ
、Ｔｒ２はＰｎＰ）ランジスタ、Ｃ４はゲート抵抗、Ｄ
ｌは逆バイアス電源用ゼナーダイオード、Ｃ１は逆バイ
アス電源を安定化するためのコンデンサ、ＳＷＩは極性
の異なる電源５ａ、５ｂを切換えて、フォトカプラ３を
オン、オフするスイッチ、Ｃ５はフォトカプラ電流制限
用抵抗、５はフォトカプラを駆動するための駆動電源で
その電圧はＶ３、Ｃ６はフォトカプラ３の入力ダイオー
ドの保護抵抗である。
ここにおいて、ゲートアンプの電源２には電流制限用抵
抗ｒ１とフォトカプラ３の出力端３ａを直列に接続した
第１の直列回路と、電流制限抵抗ｒ２と小型のＭＯＳＦ
ＥＴ４のドレイン−ソースとを直列に接続した第２の直
列回路と、ｎｐｎ ）ランジスタＴｒｉのコレクターエ
ミッタ間とＰｎＰトランジスタＴｒ２のコレクターエミ
ッタ間とを直列に接続した第３の直列回路と、逆バイア
ス抵抗ｒ３とゼナーダイオードＤ１とを直列に接続した
第４の直列回路とが並列に接続されていて、電流制限用
抵抗ｒｌとフォトカプラ３の出力端（３ａ）の接続点は
小型のＭＯＳＦＥＴ４のベースに接続され、電流制限抵
抗ｒ２と小型のＭＯＳＦＥＴ４のドレインＤの接続点は
ｎＰｎ ）ランジスタＴｒｉとＰｎＰ）ランジスタＴｒ
２のベースに接続され、ｎＰｎ ）ランジスタＴｒｉの
コレクタとＰｎＰ ）ランジスタＴｒ２の接続点はゲー
ト！ 抵抗ｒ４を介してＭＯ３ＦＥＴＩのゲ
ートＧに接続されている。
抗ｒ１とフォトカプラ３の出力端３ａを直列に接続した
第１の直列回路と、電流制限抵抗ｒ２と小型のＭＯＳＦ
ＥＴ４のドレイン−ソースとを直列に接続した第２の直
列回路と、ｎｐｎ ）ランジスタＴｒｉのコレクターエ
ミッタ間とＰｎＰトランジスタＴｒ２のコレクターエミ
ッタ間とを直列に接続した第３の直列回路と、逆バイア
ス抵抗ｒ３とゼナーダイオードＤ１とを直列に接続した
第４の直列回路とが並列に接続されていて、電流制限用
抵抗ｒｌとフォトカプラ３の出力端（３ａ）の接続点は
小型のＭＯＳＦＥＴ４のベースに接続され、電流制限抵
抗ｒ２と小型のＭＯＳＦＥＴ４のドレインＤの接続点は
ｎＰｎ ）ランジスタＴｒｉとＰｎＰ）ランジスタＴｒ
２のベースに接続され、ｎＰｎ ）ランジスタＴｒｉの
コレクタとＰｎＰ ）ランジスタＴｒ２の接続点はゲー
ト！ 抵抗ｒ４を介してＭＯ３ＦＥＴＩのゲ
ートＧに接続されている。
またゼナーダイオードＤ１にはコンデンサＣ１が並列に
接続されている。
接続されている。
一方互いに逆向きの極性となるように並べられた駆動電
源５ａ、５ｂはスイッチＳＷＩを切換えて、フォトカプ
ラ３のさ刃端（３ａ）と保護抵抗ｒ６とを並列に接続し
た並列回路に正負の電圧を印加できるようになっている
。
源５ａ、５ｂはスイッチＳＷＩを切換えて、フォトカプ
ラ３のさ刃端（３ａ）と保護抵抗ｒ６とを並列に接続し
た並列回路に正負の電圧を印加できるようになっている
。
このような回路構成においてこのゲートアンプ回路の動
作を説明する。
作を説明する。
まず、スイッチＳＷＩを切換えてフォトカプラ３の入力
端（３ｂ）がＯＮ状態すなわち導通状態となるように駆
動電源５を接続させると、フォトカプラ３の出力端（３
ａ）はＯＮ状態すなわち導通状態となり、電流制限抵抗
ｒ１とフォトカプラ３の出力端（３ａ）からなる第１の
直列回路に電流ｉ１が流れる。
端（３ｂ）がＯＮ状態すなわち導通状態となるように駆
動電源５を接続させると、フォトカプラ３の出力端（３
ａ）はＯＮ状態すなわち導通状態となり、電流制限抵抗
ｒ１とフォトカプラ３の出力端（３ａ）からなる第１の
直列回路に電流ｉ１が流れる。
これに伴なって、小型のＭＯＳＦＥＴ４がＯＦＦ状態す
なわち不導通状態となり、この結果ｎＰｎトランジスタ
ＴｒｉがＯＮ状態となり、ＭＯ３ＦＥＴＩのゲートＧと
ソースＳ間には電圧ｖｉ−ｖ２がかかることになる。こ
こに電圧ｖ２はゼナダイオードＤＩの両端にかかる電圧
で、電圧ｖ１−Ｖ２は正の電圧であるからＭＯ３ＦＥＴ
ＩはＯＮ状態となる。逆にスイッチＳＷ２を切換えてフ
ォトカプラ３の入力端（３ｂ）がＯＦＦ状態すなわち不
導通状態となるように駆動電源５をフォトカプラ３の入
力端（３ｂ）に接続させると小型のＭＯＳＦＥＴ４がＯ
Ｎ状態すなわち導通状態となり、電流制限抵抗ｒ２と小
型のＭＯ３’ＦＥＴ４のドレインローソース８間の第２
の直列回路に電流１２が流れ、ＰｎＰ）ランジスタＴｒ
２がＯＮ状態となる。
なわち不導通状態となり、この結果ｎＰｎトランジスタ
ＴｒｉがＯＮ状態となり、ＭＯ３ＦＥＴＩのゲートＧと
ソースＳ間には電圧ｖｉ−ｖ２がかかることになる。こ
こに電圧ｖ２はゼナダイオードＤＩの両端にかかる電圧
で、電圧ｖ１−Ｖ２は正の電圧であるからＭＯ３ＦＥＴ
ＩはＯＮ状態となる。逆にスイッチＳＷ２を切換えてフ
ォトカプラ３の入力端（３ｂ）がＯＦＦ状態すなわち不
導通状態となるように駆動電源５をフォトカプラ３の入
力端（３ｂ）に接続させると小型のＭＯＳＦＥＴ４がＯ
Ｎ状態すなわち導通状態となり、電流制限抵抗ｒ２と小
型のＭＯ３’ＦＥＴ４のドレインローソース８間の第２
の直列回路に電流１２が流れ、ＰｎＰ）ランジスタＴｒ
２がＯＮ状態となる。
これに伴なってＭＯ３ＦＥＴＩのゲートＧとソースＳ間
には負の電圧−ｖ２が印加されてＭＯ３ＦＥＴＩはＯＦ
Ｆ状態となる。
には負の電圧−ｖ２が印加されてＭＯ３ＦＥＴＩはＯＦ
Ｆ状態となる。
なおフォトカプラ３の入力端（３ｂ）にフォトカプラ３
の入力端（３ｂ）がＯＦＦとなるような電圧を加えるよ
うにしであるのはフォトカプラ３のＯＦＦ状態を少しで
も早（するためである。
の入力端（３ｂ）がＯＦＦとなるような電圧を加えるよ
うにしであるのはフォトカプラ３のＯＦＦ状態を少しで
も早（するためである。
しかして従来のＭＯＳＦＥＴのゲートアンプ回路におい
ては以下の問題点があった。
ては以下の問題点があった。
（１）逆バイアス電源を単電源２で作っているので抵抗
ｒ３、ゼナーダイオードＤ１、コンデンサＣ１の部品が
必要となり、回路が大きくなる。
ｒ３、ゼナーダイオードＤ１、コンデンサＣ１の部品が
必要となり、回路が大きくなる。
特に抵抗ｒ３には大きな電流を流す必要があり抵抗ｒ３
のワット数も大きいものが必要で発熱も大きい。
のワット数も大きいものが必要で発熱も大きい。
また逆バイアス電源を別電源で作ればそれだけ部品も必
要でコストもかかる。
要でコストもかかる。
（２）逆バイアス電源を単電源２で作るとＭＯ３ＦＥＴ
ＩのＯＮ時のゲートＧとソースＳ間の電圧ＶＧＳが（Ｖ
ｌ−Ｖ２）と下がってしまう。するとＯＮ時のＭＯ３Ｆ
ＥＴＩの飽和電流も大きくなり、損失が・ふえる・。
ＩのＯＮ時のゲートＧとソースＳ間の電圧ＶＧＳが（Ｖ
ｌ−Ｖ２）と下がってしまう。するとＯＮ時のＭＯ３Ｆ
ＥＴＩの飽和電流も大きくなり、損失が・ふえる・。
よって電源２を高い電圧としなければならず、それだけ
容量をアップしなければならない。
容量をアップしなければならない。
また逆バイアス電圧ｖ２は大きくした方がＭＯＳＦＥＴ
が早＜ＯＦＦするので望ましいが逆バイアス電圧ｖ２を
大きくとることはＯＮ時のＭＯ３ＦＥＴＩのゲートＧと
ソースＳ間の電圧ＶＧＳが □下がるので前
述の理由により好ましくない。
が早＜ＯＦＦするので望ましいが逆バイアス電圧ｖ２を
大きくとることはＯＮ時のＭＯ３ＦＥＴＩのゲートＧと
ソースＳ間の電圧ＶＧＳが □下がるので前
述の理由により好ましくない。
（３）フォトカプラ３がＯＮＬ、ているときは電流１１
が流れ、フォトカプラ３が０ＦＦｔ、ているときは電流
１２が流れ、またかなり大きい逆バイアス電源の電流ｉ
３が常に流れているが、これらはみなＭＯ３ＦＥＴＩの
ＯＮ、ＯＦＦとは直接関係のない電流でいわば無駄な電
流である。
が流れ、フォトカプラ３が０ＦＦｔ、ているときは電流
１２が流れ、またかなり大きい逆バイアス電源の電流ｉ
３が常に流れているが、これらはみなＭＯ３ＦＥＴＩの
ＯＮ、ＯＦＦとは直接関係のない電流でいわば無駄な電
流である。
こうした理由のため電源２の容量を大きくしなければな
らず、特にゲートアンプ電源のない回路等にしたときは
極力電源２の容量を小さくする必要から以上のような無
駄な電流を流した（ない。
らず、特にゲートアンプ電源のない回路等にしたときは
極力電源２の容量を小さくする必要から以上のような無
駄な電流を流した（ない。
（４）抵抗ｒ１抵抗ｒ２１抵抗ｒ３には電流が流れるの
で発熱があるが、これは上述の３の項で説明するように
無駄な電流によるものであり省エネルギに反する。
で発熱があるが、これは上述の３の項で説明するように
無駄な電流によるものであり省エネルギに反する。
（５）フォトカプラは一般にＯＦＦがＯＮに比べて非常
に遅い。
に遅い。
一般にフォトカプラがＯＦＦのときＭＯ３ＦＢＩ
Ｔ□が。□する方が安全な、）７本回路、は＋。
Ｔ□が。□する方が安全な、）７本回路、は＋。
方式をとっているが、フォトカプラのＯＦＦが遅いから
ＭＯＳＦＥＴもＯＮよりＯＦＦの方が遅いため全体とし
てフォトカプラの入力信号ＯＦＦからＭＯ３ＦＥＴＩが
ＯＦＦするまでの時間はＯＦＦに比べ極端に遅くなる。
ＭＯＳＦＥＴもＯＮよりＯＦＦの方が遅いため全体とし
てフォトカプラの入力信号ＯＦＦからＭＯ３ＦＥＴＩが
ＯＦＦするまでの時間はＯＦＦに比べ極端に遅くなる。
この結果インバータ回路などを組んだ場合の２つのＭＯ
ＳＦＥＴの短絡防止時間を太き（とらなければならず望
ましくない。
ＳＦＥＴの短絡防止時間を太き（とらなければならず望
ましくない。
この発明は上記のような問題点を解消するためになされ
たもので、以下のような回路を得ることを目的とする。
たもので、以下のような回路を得ることを目的とする。
まず第１に逆バイアス電源用の回路部品を必要としない
こと、第２にＯＮ時もＯＦＦ時もゲートアンプの電源電
圧骨だけ十分かかること、第３に余分な電流がなく、ゲ
ートアンプの電源容量もわずかでよいこと、第４に抵抗
による発熱がなく、ゲートアンプの損失が少ないこと、
第５にフォトカプラ入力のＯＮ、ＯＦＦ信号からＭＯＳ
Ｆ ＥＴのＯＮ、ＯＦＦまでの伝達遅れが非常に少な
いことを満たす回路である。
こと、第２にＯＮ時もＯＦＦ時もゲートアンプの電源電
圧骨だけ十分かかること、第３に余分な電流がなく、ゲ
ートアンプの電源容量もわずかでよいこと、第４に抵抗
による発熱がなく、ゲートアンプの損失が少ないこと、
第５にフォトカプラ入力のＯＮ、ＯＦＦ信号からＭＯＳ
Ｆ ＥＴのＯＮ、ＯＦＦまでの伝達遅れが非常に少な
いことを満たす回路である。
このため本発明は第１．第２フォトカプラの出力側を直
列接続した直列回路と第３．第４フォトカプラの出力側
を直列接続した直列回路とを並列接続して成るブリッジ
回路と、一端が上記ブリッジ回路における第１フォトカ
プラと第３フォトカプラとの接続点に接続され、他端が
第２フォトカプラと第４フォトカプラの接続点に接続さ
れた電線と、ゲートが上記ブリッジ回路における第１フ
ォトカプラと第２フォトカプラの接続点に接続されソー
スが第３フォトカプラと第４フォトカプラの接続点に接
続されたＦＥＴと、上記第１フォトカプラと第４フォト
カプラ又は第２フォトカプラと第３フォトカプラを選択
的に作動させる切換回路から成ることを特徴としている
。
列接続した直列回路と第３．第４フォトカプラの出力側
を直列接続した直列回路とを並列接続して成るブリッジ
回路と、一端が上記ブリッジ回路における第１フォトカ
プラと第３フォトカプラとの接続点に接続され、他端が
第２フォトカプラと第４フォトカプラの接続点に接続さ
れた電線と、ゲートが上記ブリッジ回路における第１フ
ォトカプラと第２フォトカプラの接続点に接続されソー
スが第３フォトカプラと第４フォトカプラの接続点に接
続されたＦＥＴと、上記第１フォトカプラと第４フォト
カプラ又は第２フォトカプラと第３フォトカプラを選択
的に作動させる切換回路から成ることを特徴としている
。
切換回路により第１フォトカプラと第４フォトカプラを
ＯＮ状態に作動させると、電源の電圧ｖ１は第１フォト
カプラの出力端と第４フォトカプラの出力端を介してＭ
ＯＳＦＥＴのゲートＧとソース間にかかるためＭＯＳ
Ｆ ＥＴのゲートＧとソースＳ間には正の電圧がかかる
ことになる。
ＯＮ状態に作動させると、電源の電圧ｖ１は第１フォト
カプラの出力端と第４フォトカプラの出力端を介してＭ
ＯＳＦＥＴのゲートＧとソース間にかかるためＭＯＳ
Ｆ ＥＴのゲートＧとソースＳ間には正の電圧がかかる
ことになる。
また切換回路により第２フォトカプラと第３フォトカプ
ラをＯＮ状態に作動させると電源の電圧ｖ１は第２フォ
トカプラの出力端と第３フォトカプラの出力端を介して
ＭＯＳ Ｆ ＥＴのゲートＧとソースＳ間にかかるため
ＭＯＳ Ｆ ＥＴのゲートＧとソースＳ間には負の電圧
がかかることになる。
ラをＯＮ状態に作動させると電源の電圧ｖ１は第２フォ
トカプラの出力端と第３フォトカプラの出力端を介して
ＭＯＳ Ｆ ＥＴのゲートＧとソースＳ間にかかるため
ＭＯＳ Ｆ ＥＴのゲートＧとソースＳ間には負の電圧
がかかることになる。
以下図面に基づいて本発明の詳細な説明する。
第１図は本発明の一実施例を示す回路図で、１はＭＯＳ
ＦＥＴ、２は電源、３１．３２．３３゜３４はそれぞれ
第１．第２．第３．第４フォトカプラ、５ａ、５ｂは駆
動電源、ＳＷＩはスイッチ、ｒ４はゲート抵抗、ｒ５は
フォトカプラの電流制限用抵抗である。
ＦＥＴ、２は電源、３１．３２．３３゜３４はそれぞれ
第１．第２．第３．第４フォトカプラ、５ａ、５ｂは駆
動電源、ＳＷＩはスイッチ、ｒ４はゲート抵抗、ｒ５は
フォトカプラの電流制限用抵抗である。
ここにおいて、電源２には第１−フォトカプラ３１の出
力端（３１ａ）と第２−フォトカプラ３２の出力端（３
２ａ）を直列に接続した第１の直列回路と、第３フォト
カプラ３３の出力端（３３ａ）と第４フォトカプラ３４
の出力端（３４ａ）を直列に接続した第２の直列回路が
並列に接続されていて、第１フォトカプラ３１の出力端
（３１ａ）と第２フォトカプラ３２の出力端（３２ａ）
の接続点はゲート抵抗ｒ４を介してＭＯＳＦＥＴＩのゲ
ートＧに接続され、第３フォトカプラ３３の出力端（３
３ａ）と第４フォトカプラ３４の出力端（３４ａ）の接
続点はＭＯＳＦＥＴＩのソースＳに接続されている。
力端（３１ａ）と第２−フォトカプラ３２の出力端（３
２ａ）を直列に接続した第１の直列回路と、第３フォト
カプラ３３の出力端（３３ａ）と第４フォトカプラ３４
の出力端（３４ａ）を直列に接続した第２の直列回路が
並列に接続されていて、第１フォトカプラ３１の出力端
（３１ａ）と第２フォトカプラ３２の出力端（３２ａ）
の接続点はゲート抵抗ｒ４を介してＭＯＳＦＥＴＩのゲ
ートＧに接続され、第３フォトカプラ３３の出力端（３
３ａ）と第４フォトカプラ３４の出力端（３４ａ）の接
続点はＭＯＳＦＥＴＩのソースＳに接続されている。
一方駆動電源５とスイッチＳＷＩとで切換回路５１を構
成し、切換回路５１の両端からスイッチＳＷ１を切換え
て互いに逆向きの正負の電圧を出力するにする。
成し、切換回路５１の両端からスイッチＳＷ１を切換え
て互いに逆向きの正負の電圧を出力するにする。
この切換回路５１の両端には、電流制限用抵抗ｒ５を介
して、第１フォトカプラ３１の入力端（３１ｂ）と第４
フォトカプラ３４の入力端（３４ｂ）とを直列に接続し
た第３の直列回路と第２フォトカプラ３２の入力端（３
２ｂ）と第３フォトカプラ３３の入力端（３３ｂ）とを
直列に接続し１ た第４の直列回路とが並列
に接続されている。
して、第１フォトカプラ３１の入力端（３１ｂ）と第４
フォトカプラ３４の入力端（３４ｂ）とを直列に接続し
た第３の直列回路と第２フォトカプラ３２の入力端（３
２ｂ）と第３フォトカプラ３３の入力端（３３ｂ）とを
直列に接続し１ た第４の直列回路とが並列
に接続されている。
このような回路構成において切換回路５１のスイッチＳ
ＷＩを切換えて第１フォトカプラ３１と第４フォトカプ
ラ３４をＯＮ状態にすると電源２の電圧■１は第１フォ
トカプラ３１の出力端（３１ａ）と第４フォトカプラ３
４の出力端（３４ａ）を介してＭＯＳＦＥＴＩのゲート
ＧとソースＳ間にかかるため、ＭＯＳＦＥＴＩのゲート
ＧとソースＳには正の電圧ｖ１がかかる。
ＷＩを切換えて第１フォトカプラ３１と第４フォトカプ
ラ３４をＯＮ状態にすると電源２の電圧■１は第１フォ
トカプラ３１の出力端（３１ａ）と第４フォトカプラ３
４の出力端（３４ａ）を介してＭＯＳＦＥＴＩのゲート
ＧとソースＳ間にかかるため、ＭＯＳＦＥＴＩのゲート
ＧとソースＳには正の電圧ｖ１がかかる。
またスイッチＳＷｌを切換えて第２フォトカプラ３２と
第３フォトカプラ３３をＯＮ状態にすると電源２の電圧
■１は第２フォトカプラ３２の出力端（３２ａ）と第３
フォトカプラ３３の出力端（３３ａ）を介してＭＯＳ
Ｆ ＥＴ １のゲートＧとソースＳ間にかかるため、Ｍ
ＯＳＦＥＴＩのゲートＧとソースＳには負の電圧−Ｖｌ
がかかる。
第３フォトカプラ３３をＯＮ状態にすると電源２の電圧
■１は第２フォトカプラ３２の出力端（３２ａ）と第３
フォトカプラ３３の出力端（３３ａ）を介してＭＯＳ
Ｆ ＥＴ １のゲートＧとソースＳ間にかかるため、Ｍ
ＯＳＦＥＴＩのゲートＧとソースＳには負の電圧−Ｖｌ
がかかる。
次に本発明の他の実施例を第２図に基づいて説明する。
第２図に示すようにこの実施例においては、ｎＰｎ）ラ
ンジスタＴｒｉとＰｎＰ ）ランジスタＴｒ２のエミッ
ターコレクタ間を直列に接続した第５、第６の直列回路
が前記第１．第２の直列回路と並列接続されていて、第
５の直列回路のｎＰｎトランジスタＴｒｉとＰｎＰ）ラ
ンジスタＴｒ２のベースに、第１フォトカプラ３１と第
２フォトカプラ３２の接続点を接続し、第６の直列回路
のｎＰｎ ）ランジスタＴｒｉとＰｎＰ ）ランジスタ
Ｔｒ２のベースに第３フォトカプラ３３と第４フォトカ
プラ３４の接続点を接続されている。
ンジスタＴｒｉとＰｎＰ ）ランジスタＴｒ２のエミッ
ターコレクタ間を直列に接続した第５、第６の直列回路
が前記第１．第２の直列回路と並列接続されていて、第
５の直列回路のｎＰｎトランジスタＴｒｉとＰｎＰ）ラ
ンジスタＴｒ２のベースに、第１フォトカプラ３１と第
２フォトカプラ３２の接続点を接続し、第６の直列回路
のｎＰｎ ）ランジスタＴｒｉとＰｎＰ ）ランジスタ
Ｔｒ２のベースに第３フォトカプラ３３と第４フォトカ
プラ３４の接続点を接続されている。
また第５の直列回路のｎＰｎ ）ランジスタＴｒ１のコ
レクタとＰｎＰ トランジスタＴｒ２のエミッタの接続
点はＭＯＳＦＥＴＩのゲートＧに接続されていて、第６
の直列回路のｎＰｎ ）ランジスタＴｒｉのコレクタと
ＰｎＰ ）ランジスタ’ｒｒ２のエミッタの接続点はＭ
ＯＳＦＥＴＩのソースＳに接続されている。
レクタとＰｎＰ トランジスタＴｒ２のエミッタの接続
点はＭＯＳＦＥＴＩのゲートＧに接続されていて、第６
の直列回路のｎＰｎ ）ランジスタＴｒｉのコレクタと
ＰｎＰ ）ランジスタ’ｒｒ２のエミッタの接続点はＭ
ＯＳＦＥＴＩのソースＳに接続されている。
この実施例においてはＭＯＳＦＥＴＩのゲート電流が増
加する利点を有する。
加する利点を有する。
以上述べたように本発明によるＭＯＳ Ｆ ＥＴの駆動
回路においては以下の効果を有する。
回路においては以下の効果を有する。
（１）逆バイアス用の部品が必要でない。
（２） Ｆ Ｅ ＴのゲートＧとソースＳ間にかかる電
圧ＶＣＳはＯＮ時のときでＶＧｓ−Ｖｌ、ＯＦＦ時のと
きでｖｃｓ−−ｖｉとなり、ＭＯＳ Ｆ ＥＴのＯＮ時
の損失が少なく、ＯＦＦも早い、 。
圧ＶＣＳはＯＮ時のときでＶＧｓ−Ｖｌ、ＯＦＦ時のと
きでｖｃｓ−−ｖｉとなり、ＭＯＳ Ｆ ＥＴのＯＮ時
の損失が少なく、ＯＦＦも早い、 。
（３）余分な電流が流れず抵抗もないので損失がなく、
電源の容量も小さくてよい。
電源の容量も小さくてよい。
・（４）抵抗がな（余分な電流も流れないので発熱が少
なく省エネルギの効果が大きい。
なく省エネルギの効果が大きい。
（５）フォトカプラのＯＮ時のみしか用いていないので
遅延時間が非常に小さい。また電流伝達率の大きい遅い
安価なフォトカプラを用いても本発明の回路ではフォト
カプラのＯＮ時しか用いていないので、遅延時間は小さ
く、かつＦＥＴの駆動電流も太き（とれる。
遅延時間が非常に小さい。また電流伝達率の大きい遅い
安価なフォトカプラを用いても本発明の回路ではフォト
カプラのＯＮ時しか用いていないので、遅延時間は小さ
く、かつＦＥＴの駆動電流も太き（とれる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来のＭＯＳ
Ｆ ＥＴの駆動回路を示す回路図である。 １・・・ＭＯＳＦＥＴ、２・・・電源、３１・・・第１
フォトカプラ、３２・・・第２フォトカプラ、３３・・
・第３フォトカプラ、３４・・・第４フォトカプラ、５
１・・・切換回路。 代理人 大音 増進（ほか２名） 硬 第２図 手続補正書（自効 昭和 ６％ ５１１９日
明の他の実施例を示す回路図、第３図は従来のＭＯＳ
Ｆ ＥＴの駆動回路を示す回路図である。 １・・・ＭＯＳＦＥＴ、２・・・電源、３１・・・第１
フォトカプラ、３２・・・第２フォトカプラ、３３・・
・第３フォトカプラ、３４・・・第４フォトカプラ、５
１・・・切換回路。 代理人 大音 増進（ほか２名） 硬 第２図 手続補正書（自効 昭和 ６％ ５１１９日
Claims (1)
- 第１、第２フォトカプラの出力側を直列接続した直列回
路と第３、第４フォトカプラの出力側を直列接続した直
列回路とを並列接続して成るブリッジ回路と、一端が上
記ブリッジ回路における第１フォトカプラと第３フォト
カプラとの接続点に接続され、他端が第２フォトカプラ
と第４フォトカプラの接続点に接続された電源と、ゲー
トが上記ブリッジ回路における第１フォトカプラと第２
フォトカプラの接続点に接続されソースが第３フォトカ
プラと第４フォトカプラの接続点に接続された電界効果
型トランジスタと、上記第１フォトカプラと第４フォト
カプラ又は第２フォトカプラと第３フォトカプラを選択
的に作動させる切換回路とから成ることを特徴とする電
界効果型トランジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080702A JPS61239717A (ja) | 1985-04-16 | 1985-04-16 | 電界効果型トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080702A JPS61239717A (ja) | 1985-04-16 | 1985-04-16 | 電界効果型トランジスタの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239717A true JPS61239717A (ja) | 1986-10-25 |
Family
ID=13725660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080702A Pending JPS61239717A (ja) | 1985-04-16 | 1985-04-16 | 電界効果型トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239717A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011024368A (ja) * | 2009-07-17 | 2011-02-03 | Mitsubishi Electric Corp | 電力用半導体の駆動回路および駆動方法 |
| JP2015107039A (ja) * | 2013-12-02 | 2015-06-08 | 日立マクセル株式会社 | 充放電スイッチ回路を有する電池パック |
| CN111835327A (zh) * | 2019-04-17 | 2020-10-27 | 三菱电机株式会社 | 栅极驱动器及半导体模块 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857134B2 (ja) * | 1980-02-05 | 1983-12-19 | 日特建設株式会社 | 木本植物導入器 |
| JPS5920734B2 (ja) * | 1981-09-11 | 1984-05-15 | 東京鉄鋼株式会社 | 製鋼用電気炉ダストおよびミルスケ−ルの処理方法 |
-
1985
- 1985-04-16 JP JP60080702A patent/JPS61239717A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857134B2 (ja) * | 1980-02-05 | 1983-12-19 | 日特建設株式会社 | 木本植物導入器 |
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| JP2020178206A (ja) * | 2019-04-17 | 2020-10-29 | 三菱電機株式会社 | ゲートドライバおよび半導体モジュール |
| CN111835327B (zh) * | 2019-04-17 | 2023-12-12 | 三菱电机株式会社 | 栅极驱动器及半导体模块 |
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