JPS61251227A - 電界効果型トランジスタの駆動回路 - Google Patents
電界効果型トランジスタの駆動回路Info
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- JPS61251227A JPS61251227A JP9051785A JP9051785A JPS61251227A JP S61251227 A JPS61251227 A JP S61251227A JP 9051785 A JP9051785 A JP 9051785A JP 9051785 A JP9051785 A JP 9051785A JP S61251227 A JPS61251227 A JP S61251227A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列接続された２個以上の電界効果型トランジ
スタの駆動回路に関する。
スタの駆動回路に関する。
並列接続された２ （［！ｉｔ以上の電界効果型トラン
ジスタをＯＮ状態またはＯＦＦ状態にする駆動回路を実
現させる場合、各電界効果型トランジスタの電流バラン
スがとれるように設計することが望ましい。
ジスタをＯＮ状態またはＯＦＦ状態にする駆動回路を実
現させる場合、各電界効果型トランジスタの電流バラン
スがとれるように設計することが望ましい。
この電流バランスはＯＮまたはＯＦＦのスイッチング動
作時の過渡バランスと電界効果型トランジスタに電流が
流れている導通時の定常バランスとがあるが、定常バラ
ンスについては導通時に電流が増加するとＯＮ―抗が増
大するという特性を電界効果型トランジスタが有してい
るため特に回路上考慮しなくとも比較的バランスがとれ
るようになっている。
作時の過渡バランスと電界効果型トランジスタに電流が
流れている導通時の定常バランスとがあるが、定常バラ
ンスについては導通時に電流が増加するとＯＮ―抗が増
大するという特性を電界効果型トランジスタが有してい
るため特に回路上考慮しなくとも比較的バランスがとれ
るようになっている。
したがって電界効果型トランジスタの電流バランスにつ
いては特にスイッチング動作時の過渡バランスについて
考慮することが重要な事項となっている。
いては特にスイッチング動作時の過渡バランスについて
考慮することが重要な事項となっている。
しかして従来の電界効果型トランジスタの駆動回路とそ
の動作波形図を第４図ないし第６図に基づいて説明する
。
の動作波形図を第４図ないし第６図に基づいて説明する
。
第４図は従来の並列接続された電界効果型トランジスタ
の駆動回路の例である。
の駆動回路の例である。
第４図において、１は第１の電界効果型トランジスタ、
２は第２の電界効果型トランジスタ、３は負荷、４は主
電源、Ｒ１は第１のゲート抵抗、Ｒ２は第２のゲート抵
抗、７は第１及び第２の電界効果型トランジスタ１，２
をＯＮ状態とするためのＯＮ電源、８は第１及び第２の
電界効果型トランジスタ１，２をＯＦＦ状態にするため
のＯＦＦ電源、ＳＷｌ 、ＳＷ２はスイッチである。
２は第２の電界効果型トランジスタ、３は負荷、４は主
電源、Ｒ１は第１のゲート抵抗、Ｒ２は第２のゲート抵
抗、７は第１及び第２の電界効果型トランジスタ１，２
をＯＮ状態とするためのＯＮ電源、８は第１及び第２の
電界効果型トランジスタ１，２をＯＦＦ状態にするため
のＯＦＦ電源、ＳＷｌ 、ＳＷ２はスイッチである。
ここにおいて、第１の電界効果型トランジスタ１のゲー
トＧには第１のゲート抵抗Ｒ１が接続され、第２の電界
効果型トランジスタ２のゲートＧには第２のゲート抵抗
Ｒ２が接続され、この第１及び第２の電界効果型トラン
ジスタ１．２のドレインＤとソースＳに主電源４と負荷
３が直列に接続されている。
トＧには第１のゲート抵抗Ｒ１が接続され、第２の電界
効果型トランジスタ２のゲートＧには第２のゲート抵抗
Ｒ２が接続され、この第１及び第２の電界効果型トラン
ジスタ１．２のドレインＤとソースＳに主電源４と負荷
３が直列に接続されている。
一方、ＯＮ電源７にはスイッチＳ Ｗ １とスイッチＳ
Ｗ２とが直列に接続されていて、このスイッチＳ Ｗ
ｒとスイッチＳ Ｗ ２の接続点は第１．第２のゲート
抵抗Ｒ１，Ｒ２に接続されている。
Ｗ２とが直列に接続されていて、このスイッチＳ Ｗ
ｒとスイッチＳ Ｗ ２の接続点は第１．第２のゲート
抵抗Ｒ１，Ｒ２に接続されている。
また、ＯＮ電源７のマイナス側にはＯＦＦ電源８のマイ
ナス側が接続され、このＯＦＦ電源８のプラス側は第１
．第２の電界効果型トランジスタのソースＳに接続され
ているとともに主電源４のマイナス側に接続されている
。
ナス側が接続され、このＯＦＦ電源８のプラス側は第１
．第２の電界効果型トランジスタのソースＳに接続され
ているとともに主電源４のマイナス側に接続されている
。
このような回路構成において、スイッチＳ Ｗ ＋をＯ
ＮにしスイッチＳ Ｗ ２をＯＦＦにして第１の電界効
果型トランジスタｌのゲートＧとソース間及び第２の！
界効果型トランジスタ２のゲートＧとソースＳ間、にＯ
Ｎ電源７の電圧ｖ１を印加したときのゲートＧとソース
間の電圧■ｃｒＳとドレイン電流ＩＯの動作波形を第５
図に基づいて説明する。
ＮにしスイッチＳ Ｗ ２をＯＦＦにして第１の電界効
果型トランジスタｌのゲートＧとソース間及び第２の！
界効果型トランジスタ２のゲートＧとソースＳ間、にＯ
Ｎ電源７の電圧ｖ１を印加したときのゲートＧとソース
間の電圧■ｃｒＳとドレイン電流ＩＯの動作波形を第５
図に基づいて説明する。
第５図（ａ）においてスイッチＳ Ｗ ＋をＯＮにしス
イッチＳＷ２をＯＦＦにすると第５図（ｂ）に示すよう
に第１の電界効果型トランジスタ１のゲートＧとソース
Ｓ間の電圧Ｖ 、：ｓ Ｈ及び第２の電界効果型トラン
ジスタ２のゲートＧとソースＳ間の電圧Ｖ（、−ｓ２は
ＯＮ電源７の電圧Ｖ１に向かって上昇する。この過程に
おいて第１の電界効果型トランジスタｌのスレショルド
電圧Ｖ丁Ｈ１と第２の電界効果型トランジスタ２のスレ
ショルド電圧ＶＴＨ２とは異なるため、第１の電界効果
型トランジスタ１のゲートＧとソースＳ間の電圧■Ｃｒ
５ｔの方が第２の電界効果型トランジスタ２のゲートＧ
とソースＳ間の電圧Ｖ Ｃ（Ｓ ２より先にスレショル
ド電圧ＶＴＨ，に達することになり、第１の電界効果型
トランジスタ１のゲートＧとソースＳ間の電圧Ｖ ｃｒ
ｓ Ｈがスレショルド電圧ＶＴＨ１に達した時すなわち
時間１ ＝ １１では第５図（Ｃ）に示すように第１の
電界効果型トランジスタ１のドレイン電流ＩＤ、が流れ
始めるが第２の電界効果型トランジスタ２のドレイン電
流１０２はまだ流れるようにはならない。
イッチＳＷ２をＯＦＦにすると第５図（ｂ）に示すよう
に第１の電界効果型トランジスタ１のゲートＧとソース
Ｓ間の電圧Ｖ 、：ｓ Ｈ及び第２の電界効果型トラン
ジスタ２のゲートＧとソースＳ間の電圧Ｖ（、−ｓ２は
ＯＮ電源７の電圧Ｖ１に向かって上昇する。この過程に
おいて第１の電界効果型トランジスタｌのスレショルド
電圧Ｖ丁Ｈ１と第２の電界効果型トランジスタ２のスレ
ショルド電圧ＶＴＨ２とは異なるため、第１の電界効果
型トランジスタ１のゲートＧとソースＳ間の電圧■Ｃｒ
５ｔの方が第２の電界効果型トランジスタ２のゲートＧ
とソースＳ間の電圧Ｖ Ｃ（Ｓ ２より先にスレショル
ド電圧ＶＴＨ，に達することになり、第１の電界効果型
トランジスタ１のゲートＧとソースＳ間の電圧Ｖ ｃｒ
ｓ Ｈがスレショルド電圧ＶＴＨ１に達した時すなわち
時間１ ＝ １１では第５図（Ｃ）に示すように第１の
電界効果型トランジスタ１のドレイン電流ＩＤ、が流れ
始めるが第２の電界効果型トランジスタ２のドレイン電
流１０２はまだ流れるようにはならない。
次いで、第２の電界効果型トランジスタ２のゲートＧと
ソースＳ間の電圧Ｖｃｆ３１がスレショルド電圧ＶＴＨ
２に達した時すなわち時間ｔ＝ｔ２では第５図（Ｃ）に
示すように第２の電界効果型トランジスタ２のドレイン
電流ＩＤ２が流れるようになる。
ソースＳ間の電圧Ｖｃｆ３１がスレショルド電圧ＶＴＨ
２に達した時すなわち時間ｔ＝ｔ２では第５図（Ｃ）に
示すように第２の電界効果型トランジスタ２のドレイン
電流ＩＤ２が流れるようになる。
しかしてこの従来の駆動回路においては、２つの電界効
果型トランジスタの入力容量の充電経路が第１．第２の
ゲート抵抗Ｒ１，Ｒ２と分かれていてドレイン電流１［
’＋ｔ Ｉｎ２は互いの影響を受けず比較的過渡バラ
ンスがとれるようになっている。
果型トランジスタの入力容量の充電経路が第１．第２の
ゲート抵抗Ｒ１，Ｒ２と分かれていてドレイン電流１［
’＋ｔ Ｉｎ２は互いの影響を受けず比較的過渡バラ
ンスがとれるようになっている。
次に第１及び第２の電界効果型トランジスタ１゜２をＯ
ＦＦ状態とした時の第１の電界効果型トランジスタｌの
ゲートＧとソースＳ間の電圧Ｖｓ１、第２の電界効果型
トランジスタ２のゲートＧとソースＳ間の電圧Ｖ Ｑ（
Ｓ ２ 、第１の電界効果型トランジスタのドレイン電
゛流ＩＤＩ、第２の電界効果型トランジスタのドレイン
電流１ｏ２の動作を第６図に示す動波形に基づいて説明
する。
ＦＦ状態とした時の第１の電界効果型トランジスタｌの
ゲートＧとソースＳ間の電圧Ｖｓ１、第２の電界効果型
トランジスタ２のゲートＧとソースＳ間の電圧Ｖ Ｑ（
Ｓ ２ 、第１の電界効果型トランジスタのドレイン電
゛流ＩＤＩ、第２の電界効果型トランジスタのドレイン
電流１ｏ２の動作を第６図に示す動波形に基づいて説明
する。
第６図（ａ）においてスイッチＳ Ｗ ｓをＯＦＦ。
スイッチＳＷ２をＯＮにすると、ＯＮ状態となっている
第１及び第２の電界効果型トランジスタ１゜２のゲート
ＧとソースＳ間にＯＦＦ電源８の電圧−Ｖ２がかかり、
第１．第２の電界効果型トランジスタ１，２のゲートＧ
とソースの電圧ＶＣ）ｓｔ。
第１及び第２の電界効果型トランジスタ１゜２のゲート
ＧとソースＳ間にＯＦＦ電源８の電圧−Ｖ２がかかり、
第１．第２の電界効果型トランジスタ１，２のゲートＧ
とソースの電圧ＶＣ）ｓｔ。
Ｖ Ｑ（Ｓ ２は第６図（ｂ）に示すようにＯＦＦ電源
８の電圧−Ｖ２に向かって下降する。
８の電圧−Ｖ２に向かって下降する。
この過程において第１の電界効果型トランジスタ１のス
レショルド電圧Ｖ Ｔ Ｈ＋と第２の電界効果型トラン
ジスタ１のスレショルド電圧ＶＴＨ２が異なるので、第
１の電界効果型トランジスタ１のゲートＧとソースＳ間
の電圧Ｖｑｓ＋の方が第２の電界効果型トランジスタ２
のゲートＧとソースＳ間の電圧■ｃｒＳ２より先に時間
ｔ＝ｔ３でスレショルド電圧Ｖ Ｔ Ｈ１に達し、この
時第６図（Ｃ）に示すように第１の電界効果型トランジ
スタ１のドレイン電流Ｉｎ、は流れないようになるが、
第２の電界効果型トランジスタ２の方は、電圧■ｑｓ２
がスレショルド電圧ＶＱｒＳ２に達していないためドレ
イン電流ＩＤ２がまだ流れていることになる。
レショルド電圧Ｖ Ｔ Ｈ＋と第２の電界効果型トラン
ジスタ１のスレショルド電圧ＶＴＨ２が異なるので、第
１の電界効果型トランジスタ１のゲートＧとソースＳ間
の電圧Ｖｑｓ＋の方が第２の電界効果型トランジスタ２
のゲートＧとソースＳ間の電圧■ｃｒＳ２より先に時間
ｔ＝ｔ３でスレショルド電圧Ｖ Ｔ Ｈ１に達し、この
時第６図（Ｃ）に示すように第１の電界効果型トランジ
スタ１のドレイン電流Ｉｎ、は流れないようになるが、
第２の電界効果型トランジスタ２の方は、電圧■ｑｓ２
がスレショルド電圧ＶＱｒＳ２に達していないためドレ
イン電流ＩＤ２がまだ流れていることになる。
したがって第２の電界効果型トランジスタ２のゲートＧ
とソースＳ間の電圧Ｖ （：ｉ Ｓ ２がスレショルド
電圧Ｖ Ｔ Ｈ２に達する時間すなわち時間ｔ＝ｔ４に
至るまでの間第２の電界効果型トランジスタ２のドレイ
ン電流ＩＤ２は大きく流れてしまうことになる。
とソースＳ間の電圧Ｖ （：ｉ Ｓ ２がスレショルド
電圧Ｖ Ｔ Ｈ２に達する時間すなわち時間ｔ＝ｔ４に
至るまでの間第２の電界効果型トランジスタ２のドレイ
ン電流ＩＤ２は大きく流れてしまうことになる。
このようにゲート抵抗を別々にする回路構成においては
電界効果型トランジスタをＯＮ状態にする場合には、ゲ
ート抵抗が別々のため第１の電界効果型トランジスタの
ゲートＧとソースＳ間の電圧Ｖ（＞ ３１と第２の電界
効果型トランジスタのゲートＧとソースＳ間の電圧Ｖ（
￥３２は互いの影響を受けずに立ち上がり、電流バラン
スがとれているが、ＯＦＶ伏態にする場合には上記説明
のように電流バランスがとれない問題点があった。
電界効果型トランジスタをＯＮ状態にする場合には、ゲ
ート抵抗が別々のため第１の電界効果型トランジスタの
ゲートＧとソースＳ間の電圧Ｖ（＞ ３１と第２の電界
効果型トランジスタのゲートＧとソースＳ間の電圧Ｖ（
￥３２は互いの影響を受けずに立ち上がり、電流バラン
スがとれているが、ＯＦＶ伏態にする場合には上記説明
のように電流バランスがとれない問題点があった。
特に２つの電界効果型トランジスタの特性が極端に異な
る場合には負荷条件によりＯＦＦ時のＦＥＴが電流定格
を超えてしまい、電界効果型トランジスタを破壊する危
険性があった。
る場合には負荷条件によりＯＦＦ時のＦＥＴが電流定格
を超えてしまい、電界効果型トランジスタを破壊する危
険性があった。
この発明は上記問題点を解決するためになされたもので
、スイッチング動作を行なう電界効果型トランジスタの
ＯＦＦ時の過渡バランスをとることを目的としている。
、スイッチング動作を行なう電界効果型トランジスタの
ＯＦＦ時の過渡バランスをとることを目的としている。
このため本発明はゲート抵抗に対し、各電界効果型トラ
ンジスタがＯＦＦ状態となるときの過渡電流を調整する
ための可変抵抗を接続したことを特徴としている。
ンジスタがＯＦＦ状態となるときの過渡電流を調整する
ための可変抵抗を接続したことを特徴としている。
可変抵抗の抵抗値を変えて電界効果型トランジスタが○
ＦＦ状態となるときの時間が等しくなるように調整する
と、各電界効果型トランジスタのドレイン電流の過渡バ
ランスがとれるようになる。
ＦＦ状態となるときの時間が等しくなるように調整する
と、各電界効果型トランジスタのドレイン電流の過渡バ
ランスがとれるようになる。
以下第１図及び第２図に基づいて本発明の一実施例を説
明する。
明する。
第１図において、■は第１のパワーＭＯ３型の電界効果
型トランジスタ、２は第２のパワーＭＯ３型の電界効果
型トランジスタ、３は負荷、４は主電源、Ｒ１は第１の
ゲート抵抗、Ｒ２は第２のゲート抵抗、Ｒ３，Ｒ４は第
１．第２の調整用抵抗、Ｒ５，Ｒ６は第１．第２の微調
整用可変抵抗、ＤＩ、Ｄ２はダイオード、７は第１及び
第２の電界効果型トランジスタ１．２をＯＮ状態とする
ためのＯＮ電源、８は第１及び第２の電界効果型トラン
ジスタ１．２をＯＦＦ状態とするためのＯＦＦ電源、Ｓ
ＷＩ 、ＳＷ２はスイッチである。
型トランジスタ、２は第２のパワーＭＯ３型の電界効果
型トランジスタ、３は負荷、４は主電源、Ｒ１は第１の
ゲート抵抗、Ｒ２は第２のゲート抵抗、Ｒ３，Ｒ４は第
１．第２の調整用抵抗、Ｒ５，Ｒ６は第１．第２の微調
整用可変抵抗、ＤＩ、Ｄ２はダイオード、７は第１及び
第２の電界効果型トランジスタ１．２をＯＮ状態とする
ためのＯＮ電源、８は第１及び第２の電界効果型トラン
ジスタ１．２をＯＦＦ状態とするためのＯＦＦ電源、Ｓ
ＷＩ 、ＳＷ２はスイッチである。
ここにおいて、ＯＮ電源７にはスイッチＳ Ｗ ＋とス
イッチＳＷ２とが直列に接続され、またＯＦＦ電源８の
マイナス側がＯＮ電源７のマイナス側に接続されている
。
イッチＳＷ２とが直列に接続され、またＯＦＦ電源８の
マイナス側がＯＮ電源７のマイナス側に接続されている
。
このＯＮ電源７．ＯＦＦ電源８．スイッチＳＷ１、スイ
ッチＳＷ２は正負の電圧を出力する切換回路９を構成し
ていて、スイッチＳＷＩとスイッチＳ Ｗ ２の接続点
は切換回路９の第１の出力端子９ａとなり、ＯＦＦ電源
８のプラス側が第２の出力端子９ｂとなっている。
ッチＳＷ２は正負の電圧を出力する切換回路９を構成し
ていて、スイッチＳＷＩとスイッチＳ Ｗ ２の接続点
は切換回路９の第１の出力端子９ａとなり、ＯＦＦ電源
８のプラス側が第２の出力端子９ｂとなっている。
この第１の出力端子９ａと第１の電界効果型トランジス
タ１のゲートＧの間には、第１のダイオードＤ１と第１
の調整抵抗Ｒ〕と微調用の第１の可変抵抗Ｒ５とからな
る第１の直列回路と第１のゲート抵抗Ｒ＋との並列回路
が接続され、第１の出力端子と第２の電界効果型トラン
ジスタ２のゲートＧとの間には、第２のダイオードＤ２
と第２の調整抵抗Ｒ４と微調整用の第２の可変抵抗Ｒ６
とからなる第２の直列回路と第２のゲート抵抗Ｒ２との
並列回路が接続されている。
タ１のゲートＧの間には、第１のダイオードＤ１と第１
の調整抵抗Ｒ〕と微調用の第１の可変抵抗Ｒ５とからな
る第１の直列回路と第１のゲート抵抗Ｒ＋との並列回路
が接続され、第１の出力端子と第２の電界効果型トラン
ジスタ２のゲートＧとの間には、第２のダイオードＤ２
と第２の調整抵抗Ｒ４と微調整用の第２の可変抵抗Ｒ６
とからなる第２の直列回路と第２のゲート抵抗Ｒ２との
並列回路が接続されている。
ここに第１．第２のダイオードＤｉ、Ｄ２は第１、第２
の電界効果型トランジスタ１．２のゲートＧに向かう方
向が逆方向となるように接続されている。
の電界効果型トランジスタ１．２のゲートＧに向かう方
向が逆方向となるように接続されている。
一方切換回路９の第２の出力端子９ｂすなわちＯＦＦ電
源８のプラス側は第１．第２の電界効果型トランジスタ
１．２のソースＳに接続されるとともに主電源４のマイ
ナス側に接続されている。
源８のプラス側は第１．第２の電界効果型トランジスタ
１．２のソースＳに接続されるとともに主電源４のマイ
ナス側に接続されている。
この主電源４のプラス側は負荷３を介して第１゜第２の
電界効果型トランジスタ１．２のドレインＤに接続され
ている。
電界効果型トランジスタ１．２のドレインＤに接続され
ている。
このような回路構成において、第２図（ａ）に示すよう
にまず、スイッチＳ Ｗ ＋をＯＮ、スイッチＳ Ｗ
２をＯＦＦにして切換回路の第１の出力端子９ａをプラ
ス、第２の出力端子９ｂをマイナスにし、第１．第２の
電界効果型トランジスタ１゜２をＯＮ状態とする。
にまず、スイッチＳ Ｗ ＋をＯＮ、スイッチＳ Ｗ
２をＯＦＦにして切換回路の第１の出力端子９ａをプラ
ス、第２の出力端子９ｂをマイナスにし、第１．第２の
電界効果型トランジスタ１゜２をＯＮ状態とする。
このとき、第１．第２のダイオードＤ１．Ｄ２は逆方向
となっているため、第１のゲート抵抗Ｒ１、第２のゲー
ト抵抗Ｒ２を介して第１．第２の電界効果型トランジス
タ１．２のゲートＧとソースＳ間に正の電圧が加わるこ
とになる。
となっているため、第１のゲート抵抗Ｒ１、第２のゲー
ト抵抗Ｒ２を介して第１．第２の電界効果型トランジス
タ１．２のゲートＧとソースＳ間に正の電圧が加わるこ
とになる。
この結果、第２図（ｂ）及び第２図（Ｃ）に示すように
第１の電界効果型トランジスタ１のゲートＧとソースＳ
！＆１１の電圧Ｖ Ｃ７ｓ １と第２の電界効果型トラ
ンジスタ２のゲートＧとソースＳ間の電圧Ｖｅｒｓ２は
互いの影響を受けずに立ち上がり、ドレイン電流ＤＩ、
Ｄ２の電流バランスがとれることになる。
第１の電界効果型トランジスタ１のゲートＧとソースＳ
！＆１１の電圧Ｖ Ｃ７ｓ １と第２の電界効果型トラ
ンジスタ２のゲートＧとソースＳ間の電圧Ｖｅｒｓ２は
互いの影響を受けずに立ち上がり、ドレイン電流ＤＩ、
Ｄ２の電流バランスがとれることになる。
またスイッチＳＷｓをＯＦＦ、スイッチＳ Ｗ ２をＯ
Ｎにして切換回路の第１の出力端子をマイナスス第２の
出力端子をプラスにし第１．第２の電界効果型トランジ
スタ１．２をＯＦＦ状態にしたとする。
Ｎにして切換回路の第１の出力端子をマイナスス第２の
出力端子をプラスにし第１．第２の電界効果型トランジ
スタ１．２をＯＦＦ状態にしたとする。
この場合ゲート電流は第１．第２のダイオードＤ１．Ｄ
２を介して流れることになるため第１の電界効果型トラ
ンジスタのゲート抵抗は、第１のダイオードＤ１のＯＮ
電圧を無視すれば、同様に第２の電界効果型トランジス
タのゲートしたがって第１．第２の微調整用可変抵抗の
抵抗値を調整するとＯＦＦ状態にするときのゲート抵抗
が調整できることになる。
２を介して流れることになるため第１の電界効果型トラ
ンジスタのゲート抵抗は、第１のダイオードＤ１のＯＮ
電圧を無視すれば、同様に第２の電界効果型トランジス
タのゲートしたがって第１．第２の微調整用可変抵抗の
抵抗値を調整するとＯＦＦ状態にするときのゲート抵抗
が調整できることになる。
ここに第２図に示すように可変抵抗を調整する。
と第１．第２の電界効果型トランジスタをＯＦＦ状態と
するときの電流バランスがとれることになる。
するときの電流バランスがとれることになる。
なお、本発明においては第３図に示すように第１、第２
のゲート抵抗Ｒ１，Ｒ２と直列に第１゜第２の可変抵抗
Ｒｓ、Ｒｓを接続しても同様の効果が得られる。
のゲート抵抗Ｒ１，Ｒ２と直列に第１゜第２の可変抵抗
Ｒｓ、Ｒｓを接続しても同様の効果が得られる。
以上説明したように本発明によればゲート抵抗に対し、
各電界効果型トランジスタがＯＦＦ状態となるときの過
渡電流を調整するための可変抵抗を接続したので、各電
界効果型トランジスタがＯＦＦするまでの時間を等しく
なるようにゲート抵抗を調整することができ、各電界効
果型トランジスタをＯＦＦ状態とするときのドレイン電
流の過渡バランスがとれる効果を有する。
各電界効果型トランジスタがＯＦＦ状態となるときの過
渡電流を調整するための可変抵抗を接続したので、各電
界効果型トランジスタがＯＦＦするまでの時間を等しく
なるようにゲート抵抗を調整することができ、各電界効
果型トランジスタをＯＦＦ状態とするときのドレイン電
流の過渡バランスがとれる効果を有する。
第１図は本発明にかかる電界効果型トランジスタの駆動
回路、第２図は第１図における駆動回路の動作波形図、
第３図は本発明の他の実施例を示す回路図、第４図は従
来の駆動回路の回路図、第５図、第６図は第４図におけ
る駆動回路の動作波形図である。 １・・・・・・第１の電界効果型トランジスタ、２・・
・・・・第２の電界効果型トランジスタ、Ｄｌ、０２・
・・・・・ダイオード、Ｒ１・・・・・・第１のゲート
抵抗、Ｒ２・・・・・・第２のゲート抵抗、Ｒ５１Ｒ６
・・・・・・可変抵抗。 代理人 大音 増雄（ほか２名） ｔ−３図 ＋４図 手続補正書（自効 ａｉ ｉ １３ 昭和 年 月 日
回路、第２図は第１図における駆動回路の動作波形図、
第３図は本発明の他の実施例を示す回路図、第４図は従
来の駆動回路の回路図、第５図、第６図は第４図におけ
る駆動回路の動作波形図である。 １・・・・・・第１の電界効果型トランジスタ、２・・
・・・・第２の電界効果型トランジスタ、Ｄｌ、０２・
・・・・・ダイオード、Ｒ１・・・・・・第１のゲート
抵抗、Ｒ２・・・・・・第２のゲート抵抗、Ｒ５１Ｒ６
・・・・・・可変抵抗。 代理人 大音 増雄（ほか２名） ｔ−３図 ＋４図 手続補正書（自効 ａｉ ｉ １３ 昭和 年 月 日
Claims (1)
- 【特許請求の範囲】 電源に並列接続された電界効果型トランジスタと、上記
電界効果型トランジスタのゲート側電圧を制御する出力
端子を有する切換回路と、 上記切換回路の出力端子と電界効果型トラ ンジスタのゲート間に接続されたゲート抵抗とを備えた
駆動回路において、上記ゲート抵抗に対し、各電界効果
型トランジスタがオフ状態となるときの過渡電流を調整
するための可変抵抗を接続したことを特徴とする電界効
果型トランジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051785A JPS61251227A (ja) | 1985-04-26 | 1985-04-26 | 電界効果型トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051785A JPS61251227A (ja) | 1985-04-26 | 1985-04-26 | 電界効果型トランジスタの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251227A true JPS61251227A (ja) | 1986-11-08 |
Family
ID=14000645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9051785A Pending JPS61251227A (ja) | 1985-04-26 | 1985-04-26 | 電界効果型トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251227A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10301693A1 (de) * | 2003-01-17 | 2004-08-05 | Infineon Technologies Ag | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang |
| JP2007185089A (ja) * | 2006-01-04 | 2007-07-19 | General Electric Co <Ge> | 電気スイッチング装置 |
| JP2020167612A (ja) * | 2019-03-29 | 2020-10-08 | 住友電装株式会社 | 給電制御装置 |
| JP2021005925A (ja) * | 2019-06-25 | 2021-01-14 | 株式会社デンソー | 並列スイッチング回路 |
-
1985
- 1985-04-26 JP JP9051785A patent/JPS61251227A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10301693A1 (de) * | 2003-01-17 | 2004-08-05 | Infineon Technologies Ag | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang |
| DE10301693B4 (de) * | 2003-01-17 | 2006-08-24 | Infineon Technologies Ag | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang |
| US7492208B2 (en) | 2003-01-17 | 2009-02-17 | Infineon Technologies Ag | MOSFET circuit having reduced output voltage oscillations during a switch-off operation |
| JP2007185089A (ja) * | 2006-01-04 | 2007-07-19 | General Electric Co <Ge> | 電気スイッチング装置 |
| JP2020167612A (ja) * | 2019-03-29 | 2020-10-08 | 住友電装株式会社 | 給電制御装置 |
| JP2021005925A (ja) * | 2019-06-25 | 2021-01-14 | 株式会社デンソー | 並列スイッチング回路 |
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