JPS5936423A - 電流切り換え回路 - Google Patents
電流切り換え回路Info
- Publication number
- JPS5936423A JPS5936423A JP57146158A JP14615882A JPS5936423A JP S5936423 A JPS5936423 A JP S5936423A JP 57146158 A JP57146158 A JP 57146158A JP 14615882 A JP14615882 A JP 14615882A JP S5936423 A JPS5936423 A JP S5936423A
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- Japan
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- gate
- current
- voltage
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- fet
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電流切り換え回路に関し、特にその切り換え
スイッチ素子としてＭＱＳ−ＰＵＴを用いた電流切り換
え回路に関する。
スイッチ素子としてＭＱＳ−ＰＵＴを用いた電流切り換
え回路に関する。
電流切シ換え回路は、一般に、いくつかの半導体スイッ
チを並列に接続し、所望のタイミングでこれらを切り換
えることによって、動作させてＡる。最近では、特にベ
ース電流がない事や、遮断時のインピーダンスが高い事
などから、前記半導体スイップーとしてＭＱＳ−ＦＥ’
Ｉ’が採用されている。
チを並列に接続し、所望のタイミングでこれらを切り換
えることによって、動作させてＡる。最近では、特にベ
ース電流がない事や、遮断時のインピーダンスが高い事
などから、前記半導体スイップーとしてＭＱＳ−ＦＥ’
Ｉ’が採用されている。
ここで、従来の電流切り換え回路の一例を第１図に示し
、これについて説明する。同図にお（八て、１け入力端
子、２，９．１２はトランジスタ、３゜１５は抵抗、４
，５は第１及び第２のＭＱＳ−ＦＥＴ、６，７は出力端
子、８は制御端子、１ｏは負荷抵抗、１１．ｉ６は第１
および第２の基準電源、１３．１４はダイオードである
。
、これについて説明する。同図にお（八て、１け入力端
子、２，９．１２はトランジスタ、３゜１５は抵抗、４
，５は第１及び第２のＭＱＳ−ＦＥＴ、６，７は出力端
子、８は制御端子、１ｏは負荷抵抗、１１．ｉ６は第１
および第２の基準電源、１３．１４はダイオードである
。
入力端子１からの信号、すなわち入力電圧はトランジス
タ２及び抵抗３ＶＣより電流量、すなわち信号電流に変
換される。第１図の電流切り換え回路では、この信号電
流を、差動構成された第１および第２のＭＯＳ−ＦＥＴ
４．５により切り換えて、出力端子６または７から出力
してｂる。
タ２及び抵抗３ＶＣより電流量、すなわち信号電流に変
換される。第１図の電流切り換え回路では、この信号電
流を、差動構成された第１および第２のＭＯＳ−ＦＥＴ
４．５により切り換えて、出力端子６または７から出力
してｂる。
この第１および第２のＭＯＳ−Ｆ’ＥＴ４．５の切り換
えは、制御端子８から供給される制御信号により行なわ
れる。なお、この入力制御信号はトランジスタ９と負荷
抵抗１０により反転増幅される。
えは、制御端子８から供給される制御信号により行なわ
れる。なお、この入力制御信号はトランジスタ９と負荷
抵抗１０により反転増幅される。
第１図の電流切り換え回路では、第１のＭＯＳ・ＦＢ’
ｆ’４のゲートが、第１の基準区諒１１に接続されてい
る 他方用２のＭ ＯＳ −Ｆ’ Ｅ Ｔ ５のゲート
には、前記トランジスタ９のコレクタ出力電圧より、ト
ランジスタ１２、ダイオード１３．１４によって適当に
レベルシフトを行なわれた電圧が印加されて因る。なお
、このレベルシフト量は、前記ダイオードの個数を増減
することなどにより適当に選ぶことができる。また、抵
抗１５は、前記トランジスタ１２、ダイオード１３．１
４に、適当なバイアス電流を供給するためのものである
。
ｆ’４のゲートが、第１の基準区諒１１に接続されてい
る 他方用２のＭ ＯＳ −Ｆ’ Ｅ Ｔ ５のゲート
には、前記トランジスタ９のコレクタ出力電圧より、ト
ランジスタ１２、ダイオード１３．１４によって適当に
レベルシフトを行なわれた電圧が印加されて因る。なお
、このレベルシフト量は、前記ダイオードの個数を増減
することなどにより適当に選ぶことができる。また、抵
抗１５は、前記トランジスタ１２、ダイオード１３．１
４に、適当なバイアス電流を供給するためのものである
。
上述したこと、および第１図から明らかな様に、この電
流切り換え回路では、その切り換え信号として、第１の
基準電源１１の電位およびアース電位間の振幅をもち、
かつ必要なだけレベルシフトされた電圧が、第２のＭＯ
Ｓ−ＦＥＴ５のゲートに印加されている。
流切り換え回路では、その切り換え信号として、第１の
基準電源１１の電位およびアース電位間の振幅をもち、
かつ必要なだけレベルシフトされた電圧が、第２のＭＯ
Ｓ−ＦＥＴ５のゲートに印加されている。
第２図は、第１図の第１および第２のＭＯＳ・ＦＥＴ４
，５のゲート・ソース間電圧ＶａＳ−ドレイン電流工。
，５のゲート・ソース間電圧ＶａＳ−ドレイン電流工。
特性図である。
第２図から明らかなように、第１および第２のＭＯＳ−
ＦＥＴ４．５は、エンハンスメント型（Ｖｏ８＝ ＯＶ
にて遮断状ｆｉ）のＭＯＳ−Ｆ’ＥＴである。また、前
記第１および第２のＭＯＳ−ＦＥＴ４，５が、第２図の
ような特性を有することから、前記必要なレベルシフト
量（電圧）は、第２のＭＯＳ−ＦＥＴ５のゲート電圧が
「Ｈ」レベル時に、このＭＯＳ−ＦＥＴ５を完全に遮断
するのに必要な電圧とｂうこと建なる。これをより一層
具体的忙述べれば、入力電流（信号電流）量より決まる
第１のＭＯＳ−ＦＥＴ４のゲート・ソース間電圧Ｖ。ｓ
４と、少なくともほぼ等しｂ正の電圧が。
ＦＥＴ４．５は、エンハンスメント型（Ｖｏ８＝ ＯＶ
にて遮断状ｆｉ）のＭＯＳ−Ｆ’ＥＴである。また、前
記第１および第２のＭＯＳ−ＦＥＴ４，５が、第２図の
ような特性を有することから、前記必要なレベルシフト
量（電圧）は、第２のＭＯＳ−ＦＥＴ５のゲート電圧が
「Ｈ」レベル時に、このＭＯＳ−ＦＥＴ５を完全に遮断
するのに必要な電圧とｂうこと建なる。これをより一層
具体的忙述べれば、入力電流（信号電流）量より決まる
第１のＭＯＳ−ＦＥＴ４のゲート・ソース間電圧Ｖ。ｓ
４と、少なくともほぼ等しｂ正の電圧が。
レベルシフト量として必要となる。なぜならば、前記電
圧Ｖ。ｓ４ とほぼ等しい正の電圧を、レベルシフ）
量として第２のＭＯＳ−ＦＢ’ｌ’５のゲートに印加す
れば、前記ＭＯ８−ＦＥＴ５のゲート・ソース間電圧Ｖ
。８５は、はぼＯｖとなり完全に遮断されるからである
。すなわち、このような状態では、信号電流は、出力端
子６のみから取り出すことができる。
圧Ｖ。ｓ４ とほぼ等しい正の電圧を、レベルシフ）
量として第２のＭＯＳ−ＦＢ’ｌ’５のゲートに印加す
れば、前記ＭＯ８−ＦＥＴ５のゲート・ソース間電圧Ｖ
。８５は、はぼＯｖとなり完全に遮断されるからである
。すなわち、このような状態では、信号電流は、出力端
子６のみから取り出すことができる。
ところで、上述したことから明らかなように、必要なレ
ベルシフト量は、入力電流（トランジスタ２のコレクタ
電流）量により変化する。そこで、従来の回路では、充
分なレベルシフトを行なうために、最大の入力電流量を
想定して、それに見合った数の素子（第１図ではダイオ
ード）を設けることとしていた。そのために、従来の電
流切り換え回路では、多数の素子が必要になるという欠
点があった。
ベルシフト量は、入力電流（トランジスタ２のコレクタ
電流）量により変化する。そこで、従来の回路では、充
分なレベルシフトを行なうために、最大の入力電流量を
想定して、それに見合った数の素子（第１図ではダイオ
ード）を設けることとしていた。そのために、従来の電
流切り換え回路では、多数の素子が必要になるという欠
点があった。
またさらに、そればかシではなく、第１及び第２のＭＯ
Ｓ−ＦＦｊＴが、セットごとにばらつくため、従来の電
流切り換え回路では、必要なレベルシフト量もセットご
とに変化するなどの欠点もあった。
Ｓ−ＦＦｊＴが、セットごとにばらつくため、従来の電
流切り換え回路では、必要なレベルシフト量もセットご
とに変化するなどの欠点もあった。
本発明の目的は、上記した従来技術の欠点をなくし、比
較的簡単な回路構成で、入力電流量の変化に応じた最適
なレベルシフト量を自動的に設定し、常に完全な電流切
シ換えを実現できる電流切シ換え回路を提供するにある
。
較的簡単な回路構成で、入力電流量の変化に応じた最適
なレベルシフト量を自動的に設定し、常に完全な電流切
シ換えを実現できる電流切シ換え回路を提供するにある
。
前記目的を達成するために、本発明では、信号電流に比
例した電流がそのソースに供給され、かつそのドレイン
がアースされており、またそのゲート如け、切り換えス
イッチ素子として設けられた第１のＭＯＳ−ＰＥＴのゲ
ートに印加される基準電源の電位またはアース電位のう
ち、制御信号に応じてどちらか一方が印加されて因る第
３のＭＯＳ−ＦＢ’ｌ’と、前記第１のＭＯＳ−ＦＥＴ
と同様、切り換えスイッチ素子として設けられ、かつ前
記第１のＭＯＳ−ＰＫ’Ｉ’と並列に接続された第２の
ＭＯＳ−ＦＥＴのゲートおよび前記第５のＭＯＳ−ＦＥ
Ｔのソースを接続する手段とを設けることとした。
例した電流がそのソースに供給され、かつそのドレイン
がアースされており、またそのゲート如け、切り換えス
イッチ素子として設けられた第１のＭＯＳ−ＰＥＴのゲ
ートに印加される基準電源の電位またはアース電位のう
ち、制御信号に応じてどちらか一方が印加されて因る第
３のＭＯＳ−ＦＢ’ｌ’と、前記第１のＭＯＳ−ＦＥＴ
と同様、切り換えスイッチ素子として設けられ、かつ前
記第１のＭＯＳ−ＰＫ’Ｉ’と並列に接続された第２の
ＭＯＳ−ＦＥＴのゲートおよび前記第５のＭＯＳ−ＦＥ
Ｔのソースを接続する手段とを設けることとした。
以下、本発明の一実施例を第３図に示し、これについて
説明する。同図におりて、第１図と同一個所および同等
部分は同一符号で示す。また、１７け第３のＭＯＢ−Ｆ
ＥＴ、１８けトランジスタ、１９は抵抗を示す。
説明する。同図におりて、第１図と同一個所および同等
部分は同一符号で示す。また、１７け第３のＭＯＢ−Ｆ
ＥＴ、１８けトランジスタ、１９は抵抗を示す。
第６図の回路！でおいては、入力端子１より印加される
′電圧により、トランジスタ２に流れる電流が決定され
ること、およびこの電流が切り換えスイッチ素子として
設けられた第１および第２のＭＯＢ−ＦＥＴ４またけ５
により切り換えられて、出力端子６または７より取り出
される構成となっていることは、第１図の従来回路と同
様である。
′電圧により、トランジスタ２に流れる電流が決定され
ること、およびこの電流が切り換えスイッチ素子として
設けられた第１および第２のＭＯＢ−ＦＥＴ４またけ５
により切り換えられて、出力端子６または７より取り出
される構成となっていることは、第１図の従来回路と同
様である。
また、前記切り換えを行なう念めの制御信号は、制御端
子８より供給されること、およびこの入力制御信号は、
トランジスタ９と負荷抵抗１０により反転増幅されるこ
とも、第１図の従来回路と同様である。
子８より供給されること、およびこの入力制御信号は、
トランジスタ９と負荷抵抗１０により反転増幅されるこ
とも、第１図の従来回路と同様である。
ところで、本実施例の電流切り換え回路では、前記反転
増幅された出力（トランジスタ９のコレクタ出力）が、
レベルシフト用に設けられた第３Ｆ）ＭＯＢ−ＦＥＴ１
７のゲー）［供給されている。
増幅された出力（トランジスタ９のコレクタ出力）が、
レベルシフト用に設けられた第３Ｆ）ＭＯＢ−ＦＥＴ１
７のゲー）［供給されている。
また、このＭＯＢ−ＦＥＴ１７のソースには、トランジ
スタ１８および抵抗１９により、入力端子１から印加さ
れる電圧に応じて変化するバイアス電流が供給されてい
る。
スタ１８および抵抗１９により、入力端子１から印加さ
れる電圧に応じて変化するバイアス電流が供給されてい
る。
本実施例では、抵抗３と抵抗１９とを等しくし、かつト
ランジスタ２とトランジスタ１８に流れる電流Ｊｔが、
入力端子１より印加される電圧が変化しても、常に等し
くなるよう建して因る。これにより、制御端子８から供
給される制御信号により、第３のＭＯＢ−ＦＥＴ１７の
ゲート電圧がｒ’ ＨＪレベル（第１の基準電源１１の
電位）と成った時、すなわち第２のＭＯＢ−ＦＥｆｆ’
５を遮断しようとした時姉、第６のＭＯＢ−ＦＥＴ１７
のゲート・ソース間電圧ＶＧ８．．と、第１のＭＯＢ−
ＦＥ’ｌ’４のゲート・ソース間電圧Ｖ。８４は等しく
成る。その結果、第２のＭＯＢ−ＦＥＴ５のゲート・ソ
ース間電圧Ｖ。８５は、ＯＶと成り、完全に遮断状態と
なる。すなわち、この時には、出方端子６から信号電流
が取り出されている状態である。なお、この事は、入力
端子１より印加される電圧が変化しても同様である事は
勿論である。
ランジスタ２とトランジスタ１８に流れる電流Ｊｔが、
入力端子１より印加される電圧が変化しても、常に等し
くなるよう建して因る。これにより、制御端子８から供
給される制御信号により、第３のＭＯＢ−ＦＥＴ１７の
ゲート電圧がｒ’ ＨＪレベル（第１の基準電源１１の
電位）と成った時、すなわち第２のＭＯＢ−ＦＥｆｆ’
５を遮断しようとした時姉、第６のＭＯＢ−ＦＥＴ１７
のゲート・ソース間電圧ＶＧ８．．と、第１のＭＯＢ−
ＦＥ’ｌ’４のゲート・ソース間電圧Ｖ。８４は等しく
成る。その結果、第２のＭＯＢ−ＦＥＴ５のゲート・ソ
ース間電圧Ｖ。８５は、ＯＶと成り、完全に遮断状態と
なる。すなわち、この時には、出方端子６から信号電流
が取り出されている状態である。なお、この事は、入力
端子１より印加される電圧が変化しても同様である事は
勿論である。
！た、前記第１ないし第３のＭＯＢ−ＦＥＴ４゜５．１
７け、同一の集積回路上に、同一の寸法形状で隣接して
配置することにより、比較的等しい動作特性が得られる
事も、一般によく知られている。
７け、同一の集積回路上に、同一の寸法形状で隣接して
配置することにより、比較的等しい動作特性が得られる
事も、一般によく知られている。
さら忙、例えばトランジスタ２、抵抗３および第１のＭ
ＯＢ−ＦＥＴ ４に対し、トランジスタ１８、抵抗１９
および第３のＭＯＢ−ＦＥＴ１７を、同一の寸法形状比
で可変すれば、トランジスタ２とトランジスタ１日に流
れる電流比は異なっても、第２のＭＯＢ−ＦＥＴ５のゲ
ートにかかる電圧には何ら影響を及はさな層事は、一般
によく知られている。
ＯＢ−ＦＥＴ ４に対し、トランジスタ１８、抵抗１９
および第３のＭＯＢ−ＦＥＴ１７を、同一の寸法形状比
で可変すれば、トランジスタ２とトランジスタ１日に流
れる電流比は異なっても、第２のＭＯＢ−ＦＥＴ５のゲ
ートにかかる電圧には何ら影響を及はさな層事は、一般
によく知られている。
なお、制御端子８からの制御信号により、第３のＭＯＢ
−ＦＥＴ１７のゲートがアース電位となれば、第２のＭ
ＯＢ−ＦＥ！Ｔ５のゲートが、第１のＭＯＢ−ＦＥＴ４
のゲート電位に比べて低くなるため、前記第２のＭＯＢ
−ＦＥＴ５が導通状態となる。すなわち、この場合には
、出力端子７から信号電流を取り出すことができる。
−ＦＥＴ１７のゲートがアース電位となれば、第２のＭ
ＯＢ−ＦＥ！Ｔ５のゲートが、第１のＭＯＢ−ＦＥＴ４
のゲート電位に比べて低くなるため、前記第２のＭＯＢ
−ＦＥＴ５が導通状態となる。すなわち、この場合には
、出力端子７から信号電流を取り出すことができる。
以上の説明から明らかなように１本発明では、切り換え
スイッチ素子として設けられた第１および第２１７）Ｍ
ＯＳ−ＦＩＴと同じＭＯＢ−ＦＢ’Ｉ’（第３のＭＯＢ
−ＦＢ’［’）に、前記第１および第２のＭＯＢ−Ｆ］
ｉｌＴに流す電流量に比例した電流量を流すこととした
たや、比較的簡単な回路構成により、最適なレベルシフ
ト量を自動的に設定することが可能となった。
スイッチ素子として設けられた第１および第２１７）Ｍ
ＯＳ−ＦＩＴと同じＭＯＢ−ＦＢ’Ｉ’（第３のＭＯＢ
−ＦＢ’［’）に、前記第１および第２のＭＯＢ−Ｆ］
ｉｌＴに流す電流量に比例した電流量を流すこととした
たや、比較的簡単な回路構成により、最適なレベルシフ
ト量を自動的に設定することが可能となった。
また、本発明では、切り換えスイッチ素子として設けら
れた第１および第２のＭＯＢ−ＦＥＴと、レベルシフト
用に設けられた第３のＭＯＢ−ＦＥＴとを、同一の集積
回路土建、一定の寸法形状比で隣接して配置するように
すれば、比較的等しい動作特性が得られるため、各セッ
トごとに、入力電流量の変化に応じた必要にして充分な
レベルシフト量を得ることができる効果もある。
れた第１および第２のＭＯＢ−ＦＥＴと、レベルシフト
用に設けられた第３のＭＯＢ−ＦＥＴとを、同一の集積
回路土建、一定の寸法形状比で隣接して配置するように
すれば、比較的等しい動作特性が得られるため、各セッ
トごとに、入力電流量の変化に応じた必要にして充分な
レベルシフト量を得ることができる効果もある。
第１図は従来の電流切り換え回路の一例を示す回路図、
第２図は第１図の第１および第２のＭＯ８・ＦＥＴ４．
５の特性図、第３図は本発明の雷流切り換え回路の一実
施例を示す回路図である。 １・・・入力端子、 ２，１８・・・トランジスタ、
３．１９・・・抵抗、 ４，５．７・・・第１ないし第
３のＭＯ８ψＦ’ＥＴ、 ６．７・・・出力端子、８
・・・制御端子、 １１・・・第１の基準電源矛１口 葎２同 −Ｖｔ；Ｓ
第２図は第１図の第１および第２のＭＯ８・ＦＥＴ４．
５の特性図、第３図は本発明の雷流切り換え回路の一実
施例を示す回路図である。 １・・・入力端子、 ２，１８・・・トランジスタ、
３．１９・・・抵抗、 ４，５．７・・・第１ないし第
３のＭＯ８ψＦ’ＥＴ、 ６．７・・・出力端子、８
・・・制御端子、 １１・・・第１の基準電源矛１口 葎２同 −Ｖｔ；Ｓ
Claims (1)
- （１）信号電流を供給されるそれぞれのソースが相互に
接続され、またそれぞれのドレインを出力端子とする第
１および第２のＭＱＳ−Ｆ”］ｌｉｉ’Ｉ’と、前記第
１のＭＱＳ−ＦＥＴのゲートに接続されている第１の基
準電源とを有し、かつ前記第２のＭＱＳ・ＦＥＴのゲー
トに印加する電圧を制御することにより前記信号電流の
切り換えを行なう電流切り換え回路において、前記信号
電流に比例した電流がそのソースに供給され、かつその
ドレインがアースされており、またそのゲート釦は前記
第１の基準電源の電位およびアース電位のうち、制御信
号に応じてどちらか一方が印加されている第３のＭＱＳ
−ＦＥＴと、前記第３のＭＱＳ−ＦＥ’Ｉ’のソースお
よび前記第２のＭＱＳ−ＦＥＴのゲートを接続する手段
とを具備したことを特徴とする電流切り換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146158A JPS5936423A (ja) | 1982-08-25 | 1982-08-25 | 電流切り換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146158A JPS5936423A (ja) | 1982-08-25 | 1982-08-25 | 電流切り換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936423A true JPS5936423A (ja) | 1984-02-28 |
| JPH027534B2 JPH027534B2 (ja) | 1990-02-19 |
Family
ID=15401438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57146158A Granted JPS5936423A (ja) | 1982-08-25 | 1982-08-25 | 電流切り換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936423A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333183A2 (en) * | 1988-03-18 | 1989-09-20 | Kabushiki Kaisha Toshiba | Current switching circuit |
| JPH02104026A (ja) * | 1988-06-27 | 1990-04-17 | Analog Devices Inc <Adi> | 高速デジタル・アナログ・コンバータ |
| JPH02168727A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | ディジタル―アナログ変換回路 |
| JPH02179124A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | ディジタル―アナログ変換回路 |
-
1982
- 1982-08-25 JP JP57146158A patent/JPS5936423A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333183A2 (en) * | 1988-03-18 | 1989-09-20 | Kabushiki Kaisha Toshiba | Current switching circuit |
| JPH01238313A (ja) * | 1988-03-18 | 1989-09-22 | Toshiba Corp | カレントスイッチ回路 |
| JPH02104026A (ja) * | 1988-06-27 | 1990-04-17 | Analog Devices Inc <Adi> | 高速デジタル・アナログ・コンバータ |
| JPH02168727A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | ディジタル―アナログ変換回路 |
| JPH02179124A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | ディジタル―アナログ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027534B2 (ja) | 1990-02-19 |
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