KR900008521B1 - 이득제어회로 - Google Patents

Abstract

내용 없음.

Description

이득제어회로

제1도는 본 발명의 일실시예를 도시한 회로도.

제2도는 종래의 이득제어회로를 도시한 회로도.

제3도는 본 발명의 다른 실시예를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 신호원 12 : 제2전원

13 : 출력단자 14 : 제1차동증폭회로

17 : 제2차동증폭회로 20 : 제3전원

21 : 커런트미러회로

본 발명은, 차동증폭회로를 사용한 이득제어회로에 관한 것으로서, 특히 직류분을 포함하지 않는 신호전류만을 얻을 수 있는 이득제어회로에 관한 것이다.

2개의 차동증폭회로를 평형접속한 2중평형접속 차동증폭회로가 알려져 있다. 이 2중평형접속차동증폭회로는, 예를들면 일본국 소화 60년 5월 1일 발행의 일본방송협회편 "NHK컬러텔레비교과서(상)"의 제71페이지에 기재되어 있다. 이 2중평형접속 차동증폭회로를 사용해서, 이득제어회로를 구성한 것을 제2도에 도시한다. 제2도에 있어서, 제1트랜지스터(1) 및 제2트랜지스터(2)는 이미터가 공통접속되어 있으며 제1차동증폭회로(3)를 구성하고, 제3트랜지스터(4) 및 제4트랜지스터(5)는 이미터가 공통접속되어 있으며 제2차동증폭회로(6)를 구성하고 있다. 또, 제1 및 제2트랜지스터(1) 및 (2)의 공통이미터는 제5트랜지스터(7)의 콜렉터에 접속되어 있으며, 제3 및 제4트랜지스터(4) 및 (5)의 공통이미터는 제6트랜지스터(8)의 콜렉터에 접속되어 있다.

제5 및 제6트랜지스터(7) 및 (8)의 베이스에는 1전원(9)에 의해 동등한 전압이 인가되어 있으므로, 상기 제5 및 제6트랜지스터(7) 및 (8)의 콜렉터에는 상기 제1전원(9)에 대응한 동등한 직류전류 I₀가 흐른다. 또, 신호원(10)으로부터 신호 s₁가 직류저지콘덴서(11)를 개재해서 제5트랜지스터(7)의 베이스에 인가되므로, 제5트랜지스터(7)의 콜렉터에는 상기 직류전류 I₀와, 상기 신호 s₁에 대응한 전류 Is₁가 가상된 전류(I₀+Is₁)가 흐른다. 또, 상기 신호 s₁가 베이스에 인가되지 않는 제6트랜지스터(8)에는 직류전류 I₀만이 흐른다. 여기서, 제2전원(12)을 조정하고, 제1트랜지스터(1)의 콜에 흐르는 전류의 비율을 α라고 하면, 제3트랜지스터(4)에 흐르는 전류의 비율은 (1-α)로 되며, 제1트랜지스터(1)의 콜렉터에는 전류 α(I₀+Is₁), 제3트랜지스터(4)의 콜렉터에는 전류(1-α)I₀가 흐른다. 그 때문에, 점 A에는 제1트랜지스터(1)와 제3트랜지스터(4)에 흐르는 전류의 합의 전류 (I₀+αIs₁)가 흐른다. 따라서, 제2도의 회로에 의하면 제2전원(12)을 조정하므로서, 출력단자(13)에 신호 s₁에 의한 전류 Is₁가 소망의 값으로 증폭된 전류 αIs₁와 직류전류 I₀와의 합의 전류를 얻을 수 있다.

그러나, 제2도의 회로에 있어서는 출력단자(13)에 신호분의 전류 αIs₁만을 얻을 수가 없고, 직류전류 I₀를 포함하게 된다고 하는 문제가 있다. 상기 직류전류를 제거하기 위해서는 출력단자(13)의 후단에 직류저지콘덴서를 조립하면 좋으나, 용량이 큰 콘덴서가 필요하게 되어, 직접회로화에 있어서는 불리하다고하는 문제가 있었다.

본 발명은 상기한 점을 감안하여 이루어진 것으로서, 서로의 이미터가 접속되고, 이 이미터에 직류전류와 신호전류가 흐르는 제1 및 제2트랜지스터로 이루어진 제1차동증폭회로와, 서로의 이미터가 접속되고 이 이미터에 상기 직류전류와 동등한 직류전류가 제3 및 제4트랜지스터로 이루어지는 제2차동증폭회로와, 상기 제1 및 제4트랜지스터의 베이스에 공통으로 바이어스전압을 인가하는 제1전원과, 상기 제2 및 제3트랜지스터의 베이스에 공통으로 바이어스전압을 인가하는 제2전원과, 상기 제4트랜지스터의 콜렉터에 흐르는 직류전류와 동등한 직류전류를 상기 제1트랜지스터의 콜렉터에 흐르게 하는 커런트미러회로로 이루어지는 것을 특징으로 한다.

본 발명에 의하면, 직류전류 및 신호전류가 흐르는 제1차동증폭회로의 제1트랜지스터의 콜렉터와, 상기 직류전류와 동등한 직류전류가 흐르는 제2차동증폭회로의 제4트랜지스터와의 사이에 커런트미러회로를 삽입하여, 상기 제4트랜지스터의 콜렉터에 흐르는 상기 직류전류를 반전해서, 상기 제1트랜지스터의 콜렉터로부터 상기 직류 전류를 포함하지 않는 상기 신호전류에 대응한 출력전류만을 얻을 수 있다.

이하 본 발명의 일실시예를 첨부도면에 의거하여 상세히 설명한다.

제1도는 본 발명의 일실시예를 도시한 회로도로서, (14)는 제1트랜지스터(15)의 이미터와 제2트랜지스터(16)의 이미터가 공통접속된 제1차동증폭회로, (17)은 제3트랜지스터(18)의 이미터와 제4트랜지스터(19)의 이미터가 공통접속된 제2차동증폭회로 (20)은 제1 내지 제4트랜지스터(15), (16), (18) 및 (19)의 제 1 내지 제4트랜지스터(15), (16), (18) 및 (19)의 베이스에 바이어스전압을 인가하는 제3전원, (21)은 다이오우드(22)와 제7트랜지스터(23)로 이루어진 커런트미러회로이다. 또한, 제1도에 있어서 제2도와 동일한 회로소자에 대하여는, 동일한 부호를 부여하여 그 설명을 생략한다.

제1 및 제2차동증폭회로(14) 및 (17)은 평형접속되어 있으며, 제1 및 제4트랜지스터(15) 및 (19)의 베이스가 서로 접속되고, 저항(24)을 개재해서 제3전원(20)에, 제2 및 제3트랜지스터(16) 및 (18)의 베이스가 서로 접속되어 저항(25)을 개재해서 제3전원(20)에 각각 접속되어 있다.

제5 및 제6트랜지스터(7) 및 (8)의 베이스에는 제1전원(9)에 의해 동등한 전압이 인가되어 있으므로, 상기 제5 및 제6트랜지스터(7) 및 (8)의 콜렉터에는 상기 제1전원(9)에 대응해서는, 동등한 직류전류 I₀가 흐른다. 또, 신호원(10)으로부터 신호 s₁가 직류저지콘덴서(11)를 개재해서 제5의트랜지스터(7)의 베이스에 인가되므로, 제5의트랜지스터(7)의 콜렉터에는 상기 직류전류 I₀와, 상기 신호 s₁에 대응한 전류 Is₁가 가산된 전류(I₀+Is₁)가 흐른다. 또, 상기 신호 s₁가 베이스에 인가되지 않는 제6트랜지스터(8)에는 직류전류 I₀가 흐른다. 여기서, 제2전원(12)을 조정하고 제1트랜지스터(15)에 흐르는 전류의 비율을 α로하면, 제4트랜지스터(19)에 흐르는 전류의 비율도 α로 되며, 제1트랜지스터(15)의 콜렉터에는 전류 α(I₀+Is₁)가, 제4트랜지스터(19)의 콜렉터에는 전류 αI₀가 흐른다. 제4트랜지스터(19)의 콜렉터에는 커런트미러회로(21)를 구성하는 다이오우드(22)가 접속되어 있으므로, 다이오우드(22)에 흐르는 상기 전류 αI₀와 동등한 전류가, 제7트랜지스터(23)에도 흐른다. 이 결과, 제1트랜지스터(15)의 콜렉터에 접속되어 있는 출력단자(13)에는 신호에만 대응한 전류 αIs₁가 발생한다. 따라서 제1도의 회로에 의하면 차동증폭회로의 분류비(分流比)에 따라서 소망의 값으로 증폭된 신호전류만을 축력신호로서 출력단자(13)에 얻을 수 있다.

제3도에 본 발명의 다른 실시예를 도시한다. 제3도는 2개의 교류신호를 합성하는 회로를 도시한 것으로서, 제1도와 동일한 회로소자에 대해서는 동일한 부호를 부여하고 있으며, (26)은 제1신호원, (27)은 제2신호원, (28)은 베이스에 상기 제2신호원(27)의 교류신호와 제4전원(29)의 바이어스전압이 인가되어 있는 제8트랜지스터, (30)은 이미터가 제8트랜지스터(28)의 콜렉터와 제1트랜지스터(15)의 콜렉터에 접속되고, 콜렉터로부터 출력신호를 발생하는 제9트랜지스터, (31)은 제1 및 제2신호원(26) 및 (27)의 신호를 혼합하기 위한 스위치이다.

제3도에 있어서, 제8트랜지스터(28)의 콜렉터에는, 제4전원(29)에 대응한 직류전류 I₁와 제2신호원(27)의 신호 s₂에 대응한 전류 Is₂가 흐른다. 여기서, 스위치(31)를 도시한 바와같이 개방하면, 출력단자(13)에는 (I₁+Is₂)의 전류가 발생한다. 다음에 스위치(31)를 닫아서 2개의 신호를 혼합하면, 제1트랜지스터(15)의 콜렉터에는 제1도의 경우와 마찬가지로 제1신호원(26)에 대응한 신호전류 αIs₁가 발생한다. 이때문에, 출력단자(13)에는 상기 전류 I₁+Is₂와, 제1신호원(26)에 대응한 전류 αIs₁와의 합의 전류 (I₁+αIs₁+Is₂)를 얻을 수 있다. 그때, 출력단자(13)의 직류전위는 제1신호원(26)쪽으로부터 영향을 받지않고, 제2신호원(27)쪽만으로 정해지는 값으로 된다. 따라서, 출력단자(13)에는 직류전류가 일정하고, 제1 및 제2신호원(26) 및 (27)으로부터의 신호에 대응한 교류신호의 합신호를 얻을 수 있다.

이상 설명한 바와같이, 본 발명에 의하면 제2차동증폭회로를 구성하는 트랜지스터의 콜렉터에 흐르는 직류전류와 동등한 직류전류를 제1차동증폭회로의 콜렉터에 공급브하고 있으므로, 간단한 회로구성으로 상기 제1차동증폭회로의 콜렉터로부터 입력신호에 대응한 출력전류를 얻을 수 있다. 또, 본 발명에 의하면 각별한 전류통로를 필요로하지 않으면서 교류분만을 얻을 수 있으므로 저소비전류화를 도모할 수 있다.

Claims (1)

1. 서로의 이미터가 접속되고 이 이미터에 직류전류와 입력 신호전류가 흐르는 제1 및 제2트랜지스터(15), (16)로 이루어진 제1차동증폭회로(14)와, 서로의 이미터가 접속되고 이 이미터에 상기 직류전류와 동등한 직류전류가 제3 및 제4트랜지스터(18), (19)로 이루어지는 제2차동증폭회로(17)와, 상기 제1 및 제4트랜지스터의 베이스에 공통으로 바이어스전압을 인가하는 제1전원(20)과, 상기 제2 및 제3트랜지스터의 베이스에 공통으로 바이어스전압을 인가하는 제2전원(12)과, 입력측이 상기 제4트랜지스터의 콜렉터에 접속되며, 출력측이 상기 제1트랜지스터의 콜렉터에 접속되고, 상기 제4트랜지스터의 콜렉터에 흐르는 직류전류와 동등한 직류전류를 상기 제1트랜지스터의 콜렉터에 흐르게 하는 커런트미러회로(21)로 이루어지고, 상기 제1트랜지스터의 콜렉터로부터 상기 입력 신호전류에 대응한 출력전류만을 얻도록 한 것을 특징으로 하는 이득제어회로.

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