KR950002090B1 - 논리 레벨 변환기 회로 - Google Patents

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엔.브이.필립스 글로아이람펜파브리켄
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Abstract

내용 없음.

Description

논리 레벨 변환기 회로
제1도는 공지된 변환기 회로를 도시.
제2도는 본 발명에 따른 변화기 회로의 제1실시예를 도시.
제3, 4 및 5도는 출력으로 나타날 수 있는 3상태로서 제2도에 도시된 회로의 동작에 관한 등가 회로.
제6도는 본 발명에 따른 양호한 실시예를 도시.
제7도는 상기 실시예에 대한 다른 실시예를 도시.
* 도면의 주요부분에 대한 부호의 설명
I1, I2, I3: 전류원
본 발명은 에미터-결합 트랜지스터(ECL, CML)의 쌍을 사용하는 형의 논리와 트랜지스터-트랜지스터형(TTL)의 논리 사이의 논리 레벨을 변환시키는 논리 레벨 변환기 회로에 관한 것으로서, 상기 변환기 회로는 에미터들이 결합되어 있는 적어도 하나의 제1트랜지스터 및 제2트랜지스터, 상기 결합된 에미터 사이에 연결된 주 전류원, 네가티브 공급 전압원 및, 제1 및 제2다이오드를 구비하는 차동 입력단을 포함하며, 상기 트랜지스터들의 콜렉터는 제1 밑 제2저항을 각각 통하여 포지티브 전압원에 연결되어 있고, 제1트랜지스터의 베이스가, 제1트랜지스터의 베이스가 기준 전압에 연결되어 있는 동안 제2트랜지스터의 베이스는 신호 레벨이 변환되는 입력 신호를 수신하며, 상기 제1 및 제2 다이오드의 애노드는 접지에 연결되어 있고, 그것들의 캐소는 제1 및 제2트랜지스터에 각각 연결되어 있으며, 또한 상기 변환기 회로는 제5트랜지스터 및 제6트랜지스터를 구비하는 출력단을 포함하며, 상기 제5 및 제6트랜지스터의 콜랙터-에미터 통로는 직렬로 연결되어 있고, 제5트랜지스터의 에미터는 접지에 연결되어 있고, 그것의 베이스는 제1트랜지스터의 콜렉터에 연결되어 있고, 그것의 콜렉터는 변환기 회로의 출력을 형성하는 점에서 제6트내지스터의 에미터에 연결되어 있고, 제6트랜지스터의 베이스는 제2트랜지스터의 콜렉터에 연결되어 있는 반면 제6트랜지스터의 콜렉터는 양의 공급 전압원에 연결되어 있다.
이러한 형의 변환기 회로는 ACE 출원인 이름하에 셀(cell)로 판매되어 왔지만, 이러한 회로는 단지 두개의 저임피던스 상태만을 갖고 있는 결점이 있다.
그러나, 병렬로 연결된 출력단과 함께 배열될 수 있는 이러한 종류의 회로에 대한 필요성은 증가하고 있다. 그러나 적용을 위해서는 그들의 출력이 그들의 입력단에 수신된 신호에 관계없이 매우 큰 임피던스를 나타내는 제3상태에 상기 회로를 설정하는 것이 가능해야만 한다. 병렬 연결 회로는 n-1 회로를 제3상태에 세팅시키므로써 사용되고, 선택된 회로의 출력을 그것의 논리 입력으로 수신된 신호에 관계없이 제1상태 또는 제2상태에 있게 된다.
본 발명의 목적은 제2 즉, 여분의 주 전류원을 부가시키지 않고 그러한 제3상태를 갖는 상술된 형의 변환기 회로를 제공하는 것이다.
이것을 성취하기 위해서, 본 발명에 따른 변환기 회로는 에미터들이 제9트랜지스터의 콜렉터에 결합되어서 연결되어 있는 제7트랜지스터 및 제8트랜지스터를 포함하고, 제9트랜지스터의 베이스는 제2트랜지스터의 베이스에 연결되어 있고, 그것의 에미터는 제1트랜지스터 및 제2트랜지스터의 에미터에 연결되어 있고, 제7트랜지스터의 베이스트는 상기 기준 전압을 수시하며, 제7트랜지스터의 콜렉터는 접지에 연결되어 있고, 제8트랜지스터의 베이스는 상기 제3상태에 대한 선택 입력을 구성하는 제10트랜지스터의 베이스에 연결되어 있고, 제10트랜지스터의 콜렉터와 에미터는 접지와 제2트랜지스터의 베이스에 각각 연결되어 있고, 제8트랜지스터의 콜렉터는 제2트랜지스터의 콜렉터에 연결되어 있으며, 상기 회로는 또한 에노드가 제5트랜지스터의 베이스에 연결되고 캐소드는 제2트랜지스터의 콜렉터에 연결되어 있는 제3다이오드를 포함하는 것을 특징으로 한다.
입력 레벨이 변환될 수 있는 다른 실시예에서, 차동 입력단은 콜랙터가 접지에 연결되는 제3트랜지스터를 포함하고 상기 제3트랜지스터의 베이스가 상기 기준 전압에 연결되어 있고 상기 제3트랜지스터의 에미터는 제1트랜지스터의 베이스에 연결되고, 상기 차동 입력단이 역시 제4트랜지스터를 포함하는데 이 제4트랜지스터의 베이스는 직접 상기 입력 신호를 수신하고 상기 제4트랜지스터의 에미터는 제2트랜지스터의 베이스에 연결되고 상기 제4트랜지스터의 콜렉터는 접지에 연결되며, 제1 및 제2보조 전류원은 제3 및 제4트랜지스터의 에미터에 각각 연결된다.
양호한 실시예에서, 상기 제3다이오드는 제6 및 제2트랜지스터의 베이스가 제11트랜지스터의 콜렉터-에미터 통로를 통하여 제2트랜지스터의 콜렉터에 연결되도록 베이스는 제5트랜지스터의 베이스에 콜렉터는 제6트랜지스터의 베이스에 각각 연결되어 있는 제11트랜지스터의 베이스-에미터 다이오드에 의해 형성된다.
이와 같이, 상기 회로의 주어진 소자들은 포지티브 공급 전압으로부터 분리되어 있으므로, 제2다이오드, 및 제2트랜지스터 및 제8트랜지스터는 접합부의 애벌런치 전압의 한계에서 역 전압을 유지시킬 필요가 없다.
제5트랜지스터, 경우에 따라서는, 제11트랜지스터의 포화(saturation)를 방지하는 것이 바람직하다.
제1대안 실시예에서,이들 트랜지스터는 쇼트키 트랜지스터이다.
쇼트키 기술이 사용되지 않는 제2대안 실시예에서, 제3저항은 제1트랜지스터의 콜렉터와 제1저항 사이에 직렬로 연결되고, 제4 및 제5다이오드의 애노드가 제1 및 제3저항의 공통 접합부에 연결되어 있는 제4 및 제5다이오드가 사용되고, 제4다이오드의 캐소드는 변환기 회로의 출력단에 연결되는 반면, 제5다이오드의 출력단은 제11트랜지스터의 콜렉터에 연결되고, 제1트랜지스터의 콜렉터와 네가티브 전압원 사이에 연결되어 있는 제3보조 전류원이 사용되고, 제3정항과 제3보조 전류원의 세기 값의 적(product)은 제5트랜지스터와 제11트랜지스터의 포화가 되지 않을 정도로 산출된다.
본 발명은 도면을 참조로 하여 다음 설명을 보면 잘 이해될 것이다.
제1도는 공지된 2-레벨 변환기 회로를 도시하며, 네가티브 공급 전압-VEE에 연결되어 있는 주 전류원 I1(예로, 5mA의 전류를 공급함)에 연결된 적어도 두개의 에미터-결합 트랜지스터 T1및 T2를 구비하는 차동단을 포함한다. 트랜지스터 T1및 T2의 콜렉터를 각각 저항 R1및 R2를 통하여 양의 공급 전압 +Vcc에 연결된다. 두 다이오드 D1및 D2의 캐소드는 트랜지스터 T1(점 B) 및 트랜지스터 T2(점 A)의 콜렉터에 각각 연결되어 있고, 그들의 애노드는 접지 OV에 연결되어 있다. 트랜지스터 T1의 베이스는 기준 전압에 연결되고, 트랜지스터 T2의 베이스는 입력 신호를 수신하게 되어 있다.
입력 레벨의 변환이 필요한 경우에, 트랜지스터 T1의 베이스는 에미터-팔로워로서 연결되어 있는 트랜지스터 T3에 연결되어 있으며, 상기 트랜지스터 T1의 베이스는 기준 전압 VREF을 직접 수신하고, 상기 T3의 콜렉터는 접지에 연결되어 있다. 유사하게, T2의 베이스 에미터-팔로워로서 연결되어 있는 트랜지스터 T4에 의해 구동되며, 트랜지스터 T4의 베이스는 논리 입력 신호 E1을 직접 수신하고, 그것의 콜렉터는 접지에 연결되어 있다. 예로 0.5mA의 전류를 각각 공급하는 보조 전류원 I2및 I3는 트랜지스터 T4및 T3이 각각의 에미터와 네가티브 공급 전압원--VEE 사이에 연결되어 있다. 트랜지스터 T3및 T4는 VREF는 물론이고 입력 레벨E1이 에미터-베이스 전압 VBE 만큼 낮아지게 인에이블 한다. 경우에 따라서, 다이오드 D14는 또한 레벨 일치를 확실히 하기 위하여 T4의 에미터의 직접 직렬로 부가될 수 있다.
두 트랜지스터 T5및 T6의 콜렉터-에미터 통로는 직렬로 연결되어 있다. 트랜지스터 T5의 에미터는 접지 OV에 연결되어 있고, 그것의 콜렉터는 트랜지스터의 T6의 에미터에 연결되고, 트랜지스터 T6의 콜렉터는 양의 공급 전압 +Vcc에 연결된다. 트랜지스터 T5의 베이스는 트랜지스터 T1(점 B)의 콜렉터에 연결되어 있고, 트랜지스터 T6의 베이스는 트랜지스터 T2(점 A)의 콜렉터에 연결되어 있다.
입력 E1은 에미터-결합 트랜지스터(ECL CML)의 쌍을 사용하는 형의 논리 신호를 수선하고, 트랜지스터 T6의 에미터와 트랜지스터 T5의 공통 접합부는 트랜지스터-트랜지스터 논리(TTL)에서 변환기의 출력부 S를 형성한다.
E1이 하이 레벨이 될때, 트랜지스터 T4및 T2는 턴 온되고, 전류 I1은 저항 R2와 다이오드 D2를 통하여 흐른다. 전도성 다이오드 D2는 -VBE에 A점의 전위를 고정시키며, VBE는 트랜지스터의 베이스-에미터 전압(약 0.7V)를 나타낸다. 트랜지스터 T6는 턴 오프되고, 트랜지스터 T5는 턴 온된다. 그러므로, 출력부는 저 출력 임피던스를 갖는 저레벨을 운송한다. E1이 로우 레벨일 때, 트랜지스터 T3및 T1은 턴 온 되고, 전류 I1은트랜지스터 T1과 다이오드 D1을 통하여 흐른다. 전도성 다이오드 D1은 -VBE으로 점 B의 전위를 고정시킨다. 트랜지스터 T5는 턴 오프되고, 트랜지스터 T6는 턴 온된다. 따라서 출력부 S는 저 출력 임피던스를 갖는 하이 레벨 Vcc-VBE(T6)를 운송하며, VBE(T6)는 트랜지스의 T6의 베이스-에미터 전압을 나타낸다.
제2도에 도시된 회로는 출력 임피던스가 매우 높고 트랜지스터 T5및 T6가 입력 E1에 인가된 신호에 관계없이 동시에 턴 오프되는 회로의 제3상태를 인에이불한다. 이것을 성취하기 위하여, 변환기 회로는 부수적인 소자 즉, 트랜지스터(T7, T8, T9및 T10)과 다이오드(D3)를 포함한다. 다이오드 D3의 애노드는 트랜지스터 T5의 베이스에 연결되어 있고, 그것의 캐소드는 트랜지스터 T6의 베이스에 연결되어 있다. 트랜지스터 T7및 T8의 에미터는 연결되어 있다. 트랜지스터 T7은 트랜지스터 T3의 베이스에 연결된 베이스를 갖고 있으므로 기준 전압 VREF를 수신하고, 그것의 콜렉터는 접지 OV에 연결되어 있다. 트랜지스터(T8)의 콜렉터는 트랜지스터 T2(점 A)의 콜렉터에 연결되어 있고, 상기 트랜지스터(T8)의 베이스는 콜렉터가 접지 OV에 연결되어 있는 트랜지스터 T10의 베이스에 연결되고, 상기 트랜지스터(T10)의 에미터는 트랜지스터 T2의 베이스에 연결되어 있다.
다이오드 D14가 트랜지스터 T4의 에미터와 직렬로 연결되어 있으면, 다이오드 D10은 트랜지스터 T10의 에미터와 직렬로 연결되는 것에 주목해야 한다. 다음에 설명되는 바와 같이 E2가 하이 일때 트랜지스터 T8및 T10의 베이스는 변환기 회로의 제3상태의 활성을 인에이블 하는 제어 신호 E2를 수신한다.
제3도는 E1및 E2가 로우인 제1상태에 관한 것이다. 트랜지스터 T2, T8및 T9이 턴 오프되고, 트랜지스터 T1이 턴 오프되기 때문에, 전류 I1은 다이오드 D1(전류 ID1)과 레지스터 R1(전류 IR1)으로 분산된다. 전도형 다이오드 D1은 접지(OV)에 관하여 -VD1에 점 B의 전위를 고정 시키므로서, 트랜지스터 T5가 턴 오프된다. 트랜지스터 T2및 T8가 턴 오프되고, 다이오드 D1및 D3가 역방향으로 연결되어 있으므로 전류는 R2를 통하여 전혀 흐르지 않는다. 결과적으로, 트랜지스터 T6는 저 출력 임피던스를 가지고 턴 온된다.
동작 조건은 다음과 같이 쓰여진다.
Figure kpo00001
여기에서 VD은 다이오드 D1의 단자 양단에 걸리는 전압을 나타낸다.
제4도는 E1이 하이이고 E2가 로우인 제2상태에 관한 것이다. 트랜지스터 T2, T7및 T8은 턴 온되고, 트랜지스터 T1및 T8은 턴 오프되기 때문에, 전류 I1은 트랜지스터 T2와 T9으로 분산되고, T9을 통하여 흐르는 전류 I1의 일부는 트랜지스터 T7을 경유해 접지에 인가된다. 단지 트랜지스터 T2를 통하여 흐르는 부분 KI1(여기서 K는 1보다 작음)만이 활성화된다. 회로 파라메터들은 전류가 다이오드 D2를 통하여 전혀 흐르지 않도록 하기 위해 선택되어 있다. 트랜지스터 T5는 턴 온되고 :
ID=IR1-IBT5
여기서 ID3, IR1및 IBT5는 다이오드 D3저항 R1및 트랜지스터 T5의 베이스를 통하여 각각 흐르는 전류를 나타낸다.
그러므로, 점 A에서의 전위는 :
Figure kpo00002
여기서 VBET5는 트랜지스터 T5의 베이스-에미터 양단에 걸리는 전압을 나타낸다. 트랜지스터 T5의 베이스는 실제로 OV를 운송하므로, 트랜지수터 T6는 턴 오프된다. 저 콜렉터-에미터 전압 VCE로 동작하는 트랜지스터 T5의 포화는 쇼트키 다이오드에 의해 방지된다.
그 회로의 작동 방정식은 전류 조건에 형태로 다음과 같이 쓰여질 수 있다 :
Figure kpo00003
또는
Figure kpo00004
분명하게, 인자 K는 항상 1보다 작고, 그것은 트랜지스터 T2및 T9의 에미터 표면 SET2및 SET9의 비율로 결정된다 :
Figure kpo00005
제5도는 입력 E1의 상태에 관계없이 입력 E2가 하이인 제3상태에 관한 것이다.
트랜지스터 T2, T8및 T9은 턴온되고, 트랜지스터 T1및 T7은 턴 오프된다.
충분히 큰 전류 I, 즉, TR2+Iv3보다 큰 전류의 선택은 전류 ID2가 다이오드 D2로 흐르게 인에이불하며, 상기 다이오드 D2는 점지 OV에 관하여 전위 -VD2에 점 A를 바이어스한다.
그러므로 I1은 다음과 같다 :
I1=IR2+ID2+ID3
트랜지스터 T6의 베이스는 이 트랜지스터 턴 오프되도록 전위 -VD2에 연결되어 있다. 트랜지스터 T5의 베이스 전위는 다음과 같다 :
Figure kpo00006
그러므로, 이 트랜지스터 또한 턴 오프된다. 따라서,
ID3=IR1
트랜지스터 T5및 T6가 동시에 턴 오프되기 때문에, 점 S는 VS≤OV에 대하여 개방 회로(실제로 무한임피던스)와 등가하며, 여기서 VS는 점 S의 전압을 나타낸다.
동작 방정식은 다음과 같이 쓰여질 수 있다.
Figure kpo00007
회로 동작 방정식의 세트는 다음과 같이 쓰여질 수 있다 :
Figure kpo00008
Figure kpo00009
가 실제로
Figure kpo00010
보다 항상 크기 때문에, 관계(1)는 관계(3)가 만족될 때 만족된다. 관계(2)의 첫번째 멤버와 관계(3)의 멤버와의 비교는 다음식을 제공한다.
Figure kpo00011
위식은 다음과 같이 간략하게 될 수 있다 :
Figure kpo00012
회로의 동작은 조건(3) 및 (4)가 동시에 만족될 때 그리고
Figure kpo00013
이면 공고히 된다.
제6도에서 양호한 쇼트키 형이며, 베이스는 트랜지스터 T5의 베이스에 연결되어 있고, 콜렉터는 트랜지스터 T6의 베이스에 연결되어 있는 반면 에미터는 트랜지스터 T2의 콜렉터(점 A)에 연결되어 있는 트랜지스터 T11은 다이오드 D3를 대신한다.
제1상태에서, 트랜지스터 T1은 턴 오프되고, 점 A는 공급 전압 Vcc로부터 분리되어, 다이오드 D2와 트랜지스터 T8및 T2는 접합부의 애벌런치 전압의 한계에 역전압을 유지시킬 필용가 없다.
다른 2상태에서, 트랜지스터 T11은 매우 낮은 콜렉터-에미터 전압(200mV 정도)을 가지고 턴 온되며, 그것의 에미터-베이스 다이오드는 다이오드 D3의 역할을 한다.
제7도는 쇼트키 형이 아니고, 포화가 저항 R3및 두 다이오드 D4및 D5에 의해 방지되는 바이폴라 트랜지스터 T5및 T11을 사용한 제6도의 대안적인 변형이다. 이 대안적인 변형은 보조 전류원을 필요로 한다. 저항 R3는 트랜지스터 T5및 T11의 공통 접하부(점 B)와 다이오드 D3및 D4의 애노드 공통 접하부 사이에 연결되어 있다. 다이오드 D4및 D5의 캐소드는 트랜지스터 T5및 T11의 콜렉터에 각각 연결되어 있다. 보조 전류원 I4는 예로 0.5mA의 전류를 공급하며, 점 B와 네가티브 공급 전압원-VEE사이에 연결되어 있다.
트랜지스터 T5및 T11중 하나가 턴 온될 때, 그것의 콜렉터-에미터 전압 VCE(T5, T11)는 다음과 같다.:
VCE(T5, T11)=VBE(T5, T11)+R3I4-VD(D4, D5)R3I4VBE(T5,T11)
여기서 VBE(T5, T11)은 턴 온된 트랜지스터 T5또는 T11의 베이스-에미터 전압을 나타내며, VD(D4, D5)는 전도성 다이오드 D4또는 D5의 단자 양단 전압을 나타낸다.
거의 R3, I4가 되는 로우 상태에서, 출력 전압은 제어될 수 있고 제조 오차에 의해 유발되는 트랜지스터 T5의 매개 변수의 편차에 영향을 줌은 주목해야 한다.

Claims (6)

  1. 에미터-결합 트랜지스터(ECL, CML)의 쌍을 이용하는 형의논리와 트랜지스터-트랜지스터 형(TTL)의 논리 사이의 논리 레벨을 변환시키기 위해서 : 제1트랜지스터(T1)와 제2트랜지스터(T2)는 에미터, 콜렉터 및 베이스를 구비하여 상기 에미터는 서로 연결되고 상기 콜렉터는 각각 제1저항(R1)과 제2저항(R2)을 통해 양의 공급 전원 단자(Vcc)에 연결되고, 상기 베이스는 각각 전압(VREF)와 입력 신호 전압(E1)에 의해 제어되는 최소한 한개의 제1트랜지스터(T1) 및 제2트랜지스터(T2)와; 음의 공급 전원 단자(-VEE)와 에미터 사이에 연결된 주전류원(I1)과; 제1 및 제2 트랜지스터의 콜렉터 각각에 연결되는 캐소드와 접지에 연결되는 애노드를 갖는 제1다이오드(D1)와 제2다이오드(D2)를 구비하는 미분입력단을 포함하고 : 출력단자(S)와 ; 접지에 연결된 에미터와 출력단자에 연결된 콜렉터와 제1트랜지스터의 콜렉터에 연결된 베이스를 구비하는 제5트랜지스터(T5)와; 출력단자(S)에 연결된 에미터와 양의 공급 전원 단자(+Vcc)에 연결된 콜렉터와 제2트랜지스터의 콜렉트에 연결된 베이스를 갖는 제6트랜지스터(T6)를 구비하는 출력단을 포함하는 논리 레벨 변환 회로에 있어서, 제7트랜지스터(T7)와 제8트랜지스터(T8)가 각각 에미터, 베이스, 콜렉터를 갖고 상기 제7트랜지스터와 제8트랜지스터의 에미터가 서로 연결되고 상기 제7트랜지스터의 콜렉터가 접지에 또한 상기 제8트랜지스터의 콜렉터가 제2트랜지스터의 콜렉터에 연결되고, 제7트랜지스터의 베이스가 기준 전압(VREF), 제8트랜지스터의 베이스가 선택 신호 전압(E2)에 의해 제어되는 제7트랜지스터 및 제8트랜지스터와; 제9트랜지스터(T9)의 콜렉터가 제7 및 제8트랜지스터의 에미터에 연결되고, 상기 제9트랜지스터의 에미터가 주 전류원(I1)에 연결되고, 베이스가 입력 신호 전압(E1)과 선택 신호 전압(E2) 중 하나에 의해 제어되는 제9트랜지스터(T9)와; 제2트랜지스터(T2)의 콜렉터에 연결된 애노드와 제1트랜지스터(T1)의 콜렉터에 연결된 캐소드를 갖는 제3다이오드(D3)를 더 포함하는 것을 특징으로 하는 논리 레벨 변환기 회로.
  2. 제1항에 있어서, 차동 입력단은 제3트랜지스터(T3)와 제4트랜지스터(T4)를 포함하며, 상기 제3트랜지스터(T3)의 콜렉터는 접지에 연결되고, 그것의 베이스는 기준 전압(VREF)을 수신하고, 그것의 에미터는 제1트랜지스터(T1)의 베이스에 연결되어 있으며, 상기 제4트랜지스터(T4)의 베이스는 직접 입력 신호(E1)를 수신하고, 그것의 에미터는 제2트랜지스터(T2)의 베이스에 연결되어 있으며, 제1 및 제2 보조 전류원(I2) 및 (I3)는 제3트랜지스터와 제4트랜지스터의 에미터에 각각 연결되어 있는 것을 특징으로 하는 논리 레벨 변환기 회로.
  3. 제1 또는 2항에 있어서, 제11트랜지스터(T11)의 콜렉터-에미터 통로를 통해 제6트랜지스터(T6)의 베이스와 제2저항(R2)이 연결되도록, 제11트랜지스터(T11)의 베이스가 제5트랜지스터(T6)의 베이스에 연결되고 그 콜렉터가 제6트랜지스터(T6)의 베이스에 연결되는 제11트랜지스터(T11)의 베이스-에미터 다이오드에 의해 상기 제3다이오드가 형성되는 것을 특징으로 하는 논리 레벨 변환기 회로.
  4. 제3항에 있어서, 제5트랜지스터(T5)는 쇼트키(schottky) 트랜지스터인 것을 특징으로 하는 논리 레벨 변환기 회로.
  5. 제4항에 있어서, 제11트랜지스터(T11)는 쇼트기(schottky) 트랜지스터인 것을 특징으로 하는 논리 레벨 변환기 회로.
  6. 제3항에 있어서, 논리 레벨 변환기 회로는 제1트랜지스터(T1)의 콜렉터와 제1저항(R1) 사이에 직렬로 연결되어 있는 제3저항(R3)과, 애노드가 제1저항(R1)과 제3저항(R3) 접합부에 상호 연결되어 있는 제4다이오드(D4) 및 제5다이오드(D5) 및 제1트랜지스터(T1)와 네가티브 공급 전압원 사이에 연결되어 있는 제3보조 전류원(I4)을 포함하며, 제4다이오드(D4)의 캐소드가 논리 레벨 변환기 회로의 출력(S)에 연결되어 있는 반면, 제5다이오드(D5)의 캐소드는 제11트랜지스터(T11)의 콜렉터에 연결되어 있고, 제3저항(R3)값과 제3전류원(I4) 세기의 적(product)은 제5트랜지스터(T5) 및 제11트랜지스터(T11)의 포화(Saturation)가 피해지는 정도인 것을 특징으로 하는 논리 레벨 변환기 회로.
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