KR0155995B1 - 전압 트랜슬레이터 및 그 회로 - Google Patents

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Abstract

ECL-TTL 트랜슬레이터는 논리 변환 동안 출력 신호에서 전류 스파이크가 발생하지 않고서도 ECL 로직 레벨로부터의 신호를 TTL 호환 가능 논리 레벨로 변환된다. 상기 ECL 입력 신호는 제1 및 제2 차동적으로 관련된 전류로 변환되고 상기 차동 전류들은 제 1 및 제2전압을 발생시켜 제1 및 제2스위칭 회로를 바이어스 시키며 상기 스위칭 회로는 차례로 제1 및 제2보상 제어 신호를 발생한다.
상기 차동적으로 관련된 전류의 전체 합은 미리 결정된 크기로 제한되어 제어 신호가 동시에 주장되는 것이 방지된다. 출력 단은 상부 및 하부 트랜지스터를 포함하며 상기 트랜지스터 각각은 상기 제1 및 제2제어 신호에 각각 응답해서 TTL 하이 신호 및 TTL로우 신호를 발생한다. 제1 및 제2스위칭 회로는 상기 출력단의 상부 및 하부 트랜지스터가 동시에 전도되는 것을 방지함으로써 출력 신호에서 바람직하지 않은 전류 스파이크가 발생되는 것을 방지한다.

Description

전압 트랜슬레이터 및 그 회로
제1도는 본 발명의 양호한 실시예를 설명하는 개략 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
10 : 트랜슬레이터 66 : 다이오드
본 발명은 전압 트랜슬레이터, 특히 출력에서 전류 스파이크를 제거하는 ECL-TTL 트랜슬레이터(ECL to TTL translator)에 관한 것이다.
공지된 바와 같이, 오늘날의 많은 복합 시스템은 다량한 로직 구성의 집적 회로들(ICs)을 혼합시키고 조화시켜 일련의 상관 기능을 달성한다. 한가지 실례에서, 하나의 로직 구성인 ECL 에서 발생된 신호는 다른 처리를 위해 부가적인 프로세스를 위해 다른 로직 구성인 TTL 과 호환성 있는 레벨로 변형된다. 통상적인 ECL-TTL 트랜슬레이터는 차동 ECL 입력 신호를 제1 및 제2보수 제어 전압(first and second complementary control voltages)으로 변환시켜 출력 단의 상부 및 하부 트랜지스터를 각각 구동시킨다. 상기 상부 및 하부 트랜지스터의 콜렉터-에미터 전도 경로는 정극성 공급 전압 Vcc 와 접지 전위 사이에서 직렬로 연결되어 있다. 상기 보수 제어 전압은 통상적으로 5 볼트 및 -5.2 볼트에서 각각 동작하는 전원 공급기 VCC및 VEE사이에 연결된 개별적인 전도 경로에서 발생된다. 상기 전도 경로를 통해 흐르는 전류는 통상적으로 7 밀리암페어 또는 그 이상으로 되어 상기 제어 전압들을 빠르게 스위칭 시키지만 현저한 전력 소비로 비용이 상승한다.
차동 ECL 입력 신호가 제로(zero)를 거쳐 통과하는 로직 변환 동안에, 출력 단의 상부 및 하부 트랜지스터가 동시에 인에이블되어 바람직하지 않은 큰 전류가 상기 상부 및 하부 트랜지스터 사이를 흐르게 된다. 이들 전류 스파이크는 전원 공급 장치에 잡음을 일으키게 하여 인접 회로에 잘못된 로직 스위칭을 포함하는 여러 문제를 야기한다. 동작 주파수가 클수록 잡음 문제도 더 크다. 더구나, 상기 출력 단 트랜지스터의 본래의 베이스 방전 시간은 하나의 트랜지스터로 하여금 다른 하나의 트랜지스터가 다시 턴 오프 되기 전에 턴 온 되도록 할 수 있기 때문에 전도 및 전류 스파이크가 동시에 발생하는 것을 가능하게 한다.
그러므로, 로직 변환 동안에 출력 신호 내의 전류 스파이크를 제거하는 개선된 ECL-TTL 트랜슬레이터가 필요하다. 상기 개선된 ECL-TTL 트랜슬레이터는 감소된 정지 전류(Quiescent current)로 동작하고 전력 소모가 적어야 한다.
그러므로 본 발명의 목적은 개선된 전압 트랜슬레이터를 제공하는 것이다.
본 발명의 다른 목적은 출력 신호 내의 전류 스파이크에 관계없이 동작되는 개선된 전압 트랜슬레이터를 제공하는 것이다.
본 발명의 또다른 목적은 ECL 신호를 수신하여 TTL 로직 신호로 레벨 시프팅 하는 개선된 전압 트랜슬레이터를 제공하는 것이다.
본 발명의 또다른 목적은 종래의 트랜슬레이터와 비교하여 감소된 정지 전류로 동작하고 전력 소모가 적은 개선된 ECL-TTL 트랜슬레이터를 제공하는 것이다
상기 및 다른 목적에 따라 개선된 ECL-TTL 트랜슬레이터가 제공되며, 상기 개선된 ECL-TTL 트랜슬레이터는, ECL 입력 신호를 수신하고 이 ECL 입력 신호에 응답해서 차동적으로 관련된 제1 및 제2전류를 제공하는 입력 단과; 상기 입력 단에 연결되어 상기 차동적으로 관련된 제1 및 제2전류의 전체 합을 소정의 크기로 제한하는 전류 공급부와; 상기 입력 단의 제1 및 제2출력에 연결되어 상기 입력 단의 제1 및 제2출력에서 발생된 제1 및 제2전압을 제한하는 클램핑 회로와; 상기 입력 단의 제1 및 제2출력에 각각 연결되어 상기 제1 및 제2출력에서 발생하는 제1 및 제2제어 전압에 응답해서 제1 및 제2제어 신호를 제공하는 제1 및 제2스위칭 회로와; 상기 제1 및 제2제어 신호에 각각 응답해서 제 1 및 제2출력 신호 레벨을 제공하는 출력 단을 포함하며, 상기 차동적으로 관계된 제1 및 제2전류에 부과된 상기 제한으로 인해 상기 제1 및 제2제어 신호가 동시에 주장(assertion)되는 것이 방지된다.
제1도를 참조하면, 트랜슬레이터(10)는 차동적으로 접속된 트랜지스터(16, 18)의 베이스에 연결된 입력(12, 14)을 포함하며 상기 베이스들은 공급되는 차동 ECL 신호에 응답한다. 전류 공급부(20)는 트랜지스터(16, 18)의 에미터와 음극성 동작 전위원 VEE사이에 연결되며, 트랜지스터(16, 18)에 흐르는 전체 전류 합은 전류 공급부(20)를 통해 흐르는 전류 크기로 제한된다. 통상적으로 -2.8 볼트인 바이어스 전위 VBB가 트랜지스터(24)의 베이스에 공급된다. 트랜지스터(18, 24)의 콜렉터 및 에미터는 도시된 바와 같이, 서로 접속되어 페일 세이프 메커니즘(fail-safe mechanism)을 제공해서 에미터들을 클램프하며, 입력(12, 14)이 개방 회로가 되거나 디스에이블 되는 경우에 베이스-에미터 접합 전위(Vbe)가 VBB이하로 된다.
상기 트랜지스터(26)의 콜렉터-에미터 경로와 저항(30)은 전원 공급기 전도체(31)와 통상적으로 5 볼트에서 동작하는 VCC와 트랜지스터(16)의 콜렉터 사이의 노드(28)에서 독립적으로 연결되어 있다. 유사한 방법으로, 트랜지스터(32)의 콜렉터-에미터 경로와 저항(34)은 전원 공급기 전도체(31)와 트랜지스터(18)의 콜렉터 사이의 노드(36)에 각각 연결되어 있다. 저항(38, 40) 및 트랜지스터(42)의 콜렉터-에미터 경로는 전원 공급부 전도체(31, 43) 사이에 직렬로 연결되어 있으며 상기 후자는 접지 전위로 동작한다. 트랜지스터(42)의 베이스 및 콜렉터는 서로 연결되어 다이오드로서의 역할을 함으로써 접지 전위 이상의 하나의 Vbe의 온도 보상 전위(temperature compensated potential)를 저항(40)의 접속 단자에 제공한다.
기준 전위는 통상적으로 1.1 볼트이며, 저항(38, 40)의 상호 접속 점에서 발생되어 트랜지스터(26, 32)의 베이스에 공급된다. 트랜지스터(44)의 콜렉터-에미터 경로 및 저항(46)은 전원 공급부 전도체(31, 43)사이에 직렬로 연결되어 있다. 트랜지스터(48)의 콜렉터-에미터 경로 및 저항(50)도 유사하게 연결되어 있다. 따라서, 트랜지스터(26, 44) 및 저항(30, 46)의 회로 조합은 트랜지스터(32, 48) 및 저항(34, 50) 회로 조합의 미러 이미지가 되며, 각각의 회로 조합은 전류 대 전압 변환을 실행하여 트랜지스터(44, 48)의 콜렉터에 제1 및 제2보수 제어 전압을 제공한다.
트랜지스터(16, 18) 각각은 차동 ECL 입력 신호에 응답하여 DC 전류, I 및 차동 전류 ±△I 을 전도한다. 입력(12)의 전압이 입력(14)의 전압보다 더 정극성이 되어 트랜지스터(16)가 DC 전류 I, 차동 전류 +△I 을 전도시키도록 차동 ECL 신호가 공급된다고 하면, 상기 후자 성분은 노드(28)에서의 전압을 감소시키게 되고 트랜지스터(44)는 턴 오프 되어 제1제어 전압이 트랜지스터의 콜렉터에서의 VCC와 거의 같아지게 된다. 노드(28)의 전압이 트랜지스터(26)의 커틴 전위(cutin potential)로 시작하기 때문에, 트랜지스터의 에미터 전압은 기준 전위 이하의 하나의 Vbe 통상적으로 약 0.4 볼트로 클램프 된다. 다른 쪽에서는 트랜지스터(18)가 저항(34)을 통해 전류 I-△I 을 전도시킴으로써 노드(36)에서의 전압이 상승하여 트랜지스터(48)가 턴 온 되고 트랜지스터(32)는 턴 오프 되며 제2제어 전압을 트랜지스터(48)의 포화 전위로 감소시킨다. 노드(36)에서 전압의 상한은 트랜지스터(48)의 Vbe 와 동일하다. 차동 전류 ±△I 는 제1 및 제2제어 전압을 전환시키기 위하여 트랜지스터(44, 48)를 바이어스 및 언바이어스 시킨다.
출력 단(54)은 달링톤 트랜지스터 쌍(darlington transistor pair)(56, 58) 및 트랜지스터(60)를 포함하는 통상적인 TTL 출력 구동기 회로이다. 트랜지스터(56, 58)의 콜렉터는 전류 제한 저항(62)을 통해 전원 공급기 전도체(31)에 함께 연결되어 있다. TTL 출력 단에서의 표준 실행에 따라, 저항(64) 및 다이오드(66)는 도시된 바와 같이 트랜지스터(58)의 에미터 및 트랜지스터(56)의 베이스 사이에 직렬로 연결되어 있다. 트랜지스터(56)의 에미터 및 트랜지스터(58)의 베이스도 또한 저항(64)과 다이오드(66)의 애노드와의 상호 접속 점에서 함께 연결되어 있다. 트랜지스터(60)의 콜렉터-에미터 전도 경로는 전원 공급구 전도체(43) 및 트랜지스터(58)의 에미터에서의 출력(68)사이에 연결되어 있다. 그러므로, 상기 제1제어 전압은 턴 온 트랜지스터(56)를 턴 온 시킴으로써 트랜지스터(58)를 바이어싱하며 출력(68)에 TTL 하이 신호를 제공한다. 상기 보수 제2제어 전압은 트랜지스터(60)를 턴 오프 시킴으로써 접지 전위로부터 출력(68)이 절연되도록 한다.
상기 ECL 입력 신호를 반전시키면, 트랜지스터(16)는 저항(30)을 통해 전류 I-△I 을 전도시킴으로써, 노드(28)에서의 전압이 트랜지스터(44)의 커틴 전위로 상승하게 되어 트랜지스터(26)는 턴 오프 되고 제1제어 전압은 트랜지스터(44)의 포화 전위로 감소된다. 그때 상기 제1제어 전압은 트랜지스터(56, 58)를 턴 오프 시킴으로써 출력(68)을 발생한다. 대응적으로, 트랜지스터(18)는 전류 I+△I 을 전도시켜서 노드(36)에서의 전압을 감소시킴으로써 트랜지스터 (48)를 턴 오프 시키고 제2제어 전압을 트랜지스터(60)의 Vbe 와 동일하게 설정되도록 한다. 노드(36)의 전압이 트랜지스터(32)의 커틴 전위로 시작하기 때문에, 트랜지스터(32)의 에미터에서의 전압은 기준 전위 이하의 Vbe 로 클램프 된다. 그런 다음 상기 제2제어 전압은 트랜지스터(60)를 턴 온 시킴으로써 출력(68)은 포화 전위로 유도되어 TTL 저 출력 신호가 이루어진다.
위에서 상술된 전류 스파이크를 억제하는 트랜슬레이터(10)의 하나의 원리적 특징은 상기 제1 및 제2제어 전압을 전환시키기 위해 트랜지스터(44, 48)의 활성 풀다운 특징(active pull down feature)을 포함한다. 전류 공급부(20)에 흐르는 전류는 통상적으로 2ma 인 작은 값으로 설정되어 ECL 신호의 제로 크로스 오버(zero cross-over)동안 트랜지스터(16, 18)중 어느 하나도 노드(28, 36)에서의 전압을 감소시키고 트랜지스터(44 또는 48)를 언바이어스 시킬 정도로 전류를 떨어뜨리지 않는다. 따라서, 트랜지스터(44, 48')는 둘 다 전도 상태를 유지하며 상기 제1 및 제2제어 전압은 트랜지스터(60) 및 달링톤 쌍(56, 58)을 낮은 디스에이블 상태로 유지하여 바람직하지 않은 전류 스파이크를 방지한다.
중요한 점이 또 하나 있는데, 하나의 로직 변환 동안에, 트랜지스터(56, 58)의 베이스는 트랜지스터(60)가 턴 온 되기 전에 방전되어야만 하며 , 반대의 로직 변환 동안에는 트랜지스터(60)의 베이스가 트랜지스터(56, 58)가 턴 온 되기 전에 방전되어야만 한다. 결론적으로, 포화 상태에서 동작될 태 종래의 양극성 트랜지스터보다 개선된 실행으로 잘 알려진 쇼트키 트랜지스터가 통상적으로 트랜지스터(44, 48, 56, 60)로 사용된다. 상기 트랜지스터(56, 58)의 베이스는 트랜지스터(44)의 콜렉터-에미터 전도 경로를 통해 직접 방전되며 여기서 트랜지스터(58)는 다이오드(66)를 통해 전도된다. 마찬가지로, 트랜지스터(60)의 베이스는 트랜지스터(48)의 콜렉터-에미터 전도 경로를 통해 접지 전위로 방전된다. 저항(30, 34, 38, 40)은 다른 트랜지스터가 턴 온 되기 전에 한 트랜지스터를 턴 오프 시킬 수 있는 충분한 방전 시간이 보장되도록 적당히 선택되어야만 한다. 저항(30)은 트랜지스터(44)를 구동하는 베이스 전류를 제한하며 저항(46)은 트랜지스터를 흐르는 콜렉터 전류를 제한한다. 그래서, 저항(30)값을 감소시키거나 또는 저항(46)값을 증가시키거나 또는 이것의 조합시킴으로서 제1제어 전압의 스위칭 시간이 감소될 수 있다. 저항(34, 50)은 트랜지스터(48)에서와 같은 방법으로 동작한다. 따라서, 상기 저항에 대한 통상적인 값은 괄호 안에 도시되어 있다.
그러므로, 상기 출력 신호에서 전류 스파이크를 일으키지 않고 ECL 입력 신호를 TTL 비교 레벨로 중계하기 위한 새로운 전압 트랜슬레이터를 기술하였다. 상기 상술한 바는 예에 의해 구성되어지며 본 발명은 다른 입력 및 출력 신호 레벨과 같은 관련이 있는 것으로 이해할 수 있다.

Claims (3)

  1. 제1 및 제2출력을 가지며 입력 신호에 응답하여 제1 및 제2차동전압을 발생하는 입력 단과, 상기 입력 단에 연결된 출력을 가지며 미리 결정된 전류를 상기 입력 단과 상기 출력을 통해 전도시키는 전류 공급 수단과, 상기 입력 단의 상기 제1 및 제2출력에 연결되어 미리 결정된 값으로 상기 제1 및 제2차동 전압을 제한하기 위하여, (a) 베이스, 에미터, 및 콜렉터를 가지며, 상기 콜렉터는 제1전원 공급 전도체에 결합되어 있고 상기 에미터는 상기 입력 단의 상기 제1출력에 결합되어 있는 제1트랜지스터와, (b) 베이스, 에미터, 및 콜렉터를 가지며, 상기 콜렉터는 제1전원 공급 전도체에 결합되어 있고 상기 에미터는 상기 입력 단의 상기 제2출력에 결합되어 있는 제2트랜지스터와, (c) 상기 제1 및 제2트랜지스터의 베이스에 기준 전위를 제공하는 기준회로를 포함하는 클램핑 수단과, 상기 입력 단의 제1 및 제2출력 각각에 연결되고 상기 제1 및 제2차동 전압에 응답하여 제1 및 제2제어 신호를 제공하는 제1 및 제2스위칭 수단 및, 상기 제1 및 제2제어 신호 각각에 응답하여 제1 및 제2출력 신호 레벨을 제공하는 출력 단을 포함하며, 상기 제1 및 제2의 차동적으로 관계된 전압의 제한에 의해 상기 제1 및 제2제어 신호가 동시에 인가(assertion)되는 것을 방지하는 회로.
  2. 차동 입력 신호를 수신하고 이 차동 입력 신호로부터 출력 신호를 발생하는 전압 트랜슬레이터에 있어서, 제1 및 제2출력을 가지며, 제1 및 제2전압이 차동 입력 신호에 응답하여 상기 제1 및 제2출력에서 발생하는 입력 단과, 베이스, 에미터 및 콜렉터를 가지며, 상기 베이스는 상기 입력 단의 제1출력에 연결되며, 상기 에미터는 제2전원 공급부 전도체에 연결된 제 1 트랜지스터와, 상기 제1트랜지스터의 콜렉터와 상기 제1전원 공급 전도체 사이에 연결되며, 상기 제1트랜지스터의 콜렉터에서 제1제어 신호가 발생하는 제1저항과; 베이스, 에미터 및 콜렉터를 가지며, 상기 베이스는 상기 입력 단의 제2출력에 연결되고 상기 에미터는 상기 제2전원 공급 전도체에 연결되는 제2트랜지터와, 상기 제2트랜지스터의 콜렉터와 상기 제1전원 공급 전도체 사이에 연결되며, 상기 제2트랜지스터의 콜렉터에서 제2제어 신호를 발생하는 제2저항 및, 상기 제1 및 제2전원 공급 전도체 사이에 직렬로 연결된 제3 및 제4트랜지스터를 가지며 이들 각각의 트랜지스터는 각각 제1 및 제2제어 신호에 응답해서 출력 신호를 발생하는 출력 단을 구비하며, 상기 제1 및 제2트랜지스터는 상기 제3 및 제4트랜지스터의 신속한 베이스 방전을 제공함으로써 차동 입력 신호의 변이 동안 상기 트랜지스터들이 동시에 전도되는 것을 방지하는 전압 트랜슬레이터.
  3. 제2항에 있어서, 상기 입력 단의 제1 및 제2출력에 연결되어 발생된 제1 및 제2전압을 제한하는 클램핑 수단과, 상기 제1트랜지스터의 베이스와 상기 제1전원 공급 전도체 사이에 연결되며 상기 제3의 트랜지스터의 베이스 방전비를 조절하는 제3저항 및, 상기 제2트랜지스터의 베이스와 상기 제1전원 공급 전도체 사이에 연결되어 상기 제4트랜지스터의 베이스 방전비를 조절하는 제4저항을 구비하는 전압 트랜슬레이터.
KR1019900009620A 1989-07-03 1990-06-28 전압 트랜슬레이터 및 그 회로 KR0155995B1 (ko)

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