JPH0752835B2 - 多重位相分割器ｔｔｌ出力回路 - Google Patents

多重位相分割器ｔｔｌ出力回路

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JPH0752835B2
JPH0752835B2 JP60157087A JP15708785A JPH0752835B2 JP H0752835 B2 JPH0752835 B2 JP H0752835B2 JP 60157087 A JP60157087 A JP 60157087A JP 15708785 A JP15708785 A JP 15708785A JP H0752835 B2 JPH0752835 B2 JP H0752835B2
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エイ．フエリス デイビツト
ジエイ．カスウエル リチヤード
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フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン
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Description

【発明の詳細な説明】 本発明は、パワーを増加させること無しに大きなシンク
電流能力を持つた改良型複位相分割器TTLトライステー
ト出力装置に関するものである。本発明は、特に、大容
量負荷又は低インピーダンス伝送線を駆動する為の出力
装置の適用に適したものである。
信号出力OUTで高又は低電位の二進論理信号を供給する
為の典型的なトランジスタ−トランジスタ論理（TTL）
出力回路乃至は出力装置を第１図に示してある。この出
力装置は、高電位源Vccから信号出力OUTへ電流を湧き出
させ且つ出力OUTを論理高レベル乃至は高電位へプルア
ツプする為にダーリントントランジスタ対Q5及びQ6から
構成されるプルアツプトランジスタ要素を有している。
プルダウントランジスタ要素Q4は信号出力OUTから低電
位乃至は接地へ電流をシンクして出力OUTにおいて論理
低レベル乃至は低電位信号を確立する。プルアツプ及び
プルダウントランジスタ要素の夫々の導通状態は位相分
割器（フエーズスプリツタ）トランジスタQ3によつて制
御される。
信号入力IN及び入力トランジスタQ1に低レベル乃至は低
電位入力信号が現われると、高電位源Vccからベース駆
動抵抗R1を介しての位相分割器ベース駆動電流は逸らさ
れ、且つ位相分割器トランジスタQ3は非導通状態とな
る。従つて、プルダウントランジスタQ4も非導通状態で
ある。ベース駆動電流は、ダーリントントランジスタ対
Q5及びQ6の１部であるプルアツプトランジスタ要素Q5の
ベースへ高電位源Vccから抵抗R3を介して流れる。この
プルアツプトランジスタ要素が導通していると、信号出
力OUTに論理高レベル乃至は高電位が現われる。
信号入力INに高レベル乃至は高電位信号が現われると、
抵抗R1を介してのベース駆動電流が位相分割器トランジ
スタQ3のベースへ流されてそれをターンオンさせる。ト
ランジスタQ3が導通すると、抵抗R3を介してのプルアツ
プトランジスタ要素へのベース駆動電流は位相分割器の
コレクタからエミツタを介して出力プルダウントランジ
スタQ4のベースへ逸らされる。プルダウントランジスタ
Q4が導通すると、低レベル信号乃至は低電位が信号出力
OUTに現われる。
帰還ダイオードD2は、出力が高から低電位への遷移する
為に出力が高電位にある場合に、大きなシンク電流能力
を与える。位相分割器トランジスタQ3が導通している
と、ダイオードD2を介しての出力からの帰還電流は位相
分割器トランジスタQ3で増幅され且つプルダウントラン
ジスタQ4のベースへ印加される。この後更に説明する如
く、プルダウントランジスタQ4を介しての出力シンク電
流の増加は、信号出力OUTにおいて高から低レベルへの
遷移の間、β２に比例する。
第１図に示した如く、帰還ダイオード回路及び高電流シ
ンクモードを有する典型的なTTL出力装置乃至は出力回
路は２状態装置としてのみ動作可能であり、入力に現わ
れる低及び高レベル論理信号に対して高及び低レベル論
理信号を出力に供給する。第１図の出力装置の符号を付
していない部品は当業者等にとつて周知のものである。
更に解析をすると、どの様にして帰還ダイオードD2が第
１図の従来のTTL出力回路内の出力シンク回路を向上さ
せるかが分かる。信号出力OUTが二進低レベル乃至は低
電位であると、プルダウントランジスタQ4のコレクタか
らエミツタ回路を介しての出力シンク電流IOLは、プル
ダウントランジスタQ4の利得であるβ（ベータ）とトラ
ンジスタQ4へのベース電流IbQ4とで決定される。
（１） IOL＝β×IbQ4 信号出力OUTが低電位で且つ位相分割器Q3が導通である
と、IbQ4は、トランジスタQ3を介してのコレクタ電流Ic
Q3とベース電流IbQ3とのキルヒホツフ和からスクエアリ
ング回路抵抗R4を介しての電流IR4を差し引いたものと
等しく、以下の如くである。
（２） IbQ4＝IbQ3＋IcQ3−IR4 IcQ3はR3を介しての電流IR3とD2を介しての電流ID2との
キルヒホツフ和である。
（３） IcQ3＝IR3＋ID2 ダイオードD1はトランジスタQ6のベースへ低インピーダ
ンス放電路を与え、且つ、定常状態においては、それは
逆バイアスされているか又はD2よりも著しく小さな導通
状態であるから、ダイオードD1を介しての電流は無視さ
れる。
出力電圧Voが、プルダウントランジスタQ4のベースから
エミツタ接合への電圧降下VbeQ4と、飽和状態における
位相分割器トランジスタQ3のコレクタからエミツタ接合
への電圧降下VsatQ3と、ダイオードD2を介しての電圧降
下VD2との和よりも小さいと、ダイオードD2を介して帰
還電流は流れず、プルダウントランジスタQ4を介しての
出力シンク電流IOLは次式で表わされる。
（４） IOL（Vo＜VbeQ4＋VsatQ3＋VD2）＝β×（IbQ3
＋IR3−IR4） 然しながら、VoがVbeQ4＋VsatQ3＋VD2よりも大きいと、
ダイオードD2は、位相分割器Q3を飽和状態から脱出させ
且つリニア動作領域に入らせるのに十分な電流を流す。
位相分割器トランジスタQ3が飽和状態を脱してリニア領
域で動作すると、コレクタ電流IcQ3は以下の如くなる。
（５） IcQ3＝β×IbQ3 従つて、プルダウントランジスタQ4を介しての出力シン
ク電流IOLは以下の如くなる。
（６） IOL（Vo＞VbeQ4＋VsatQ3＋VD2）＝β×（（β
＋１）×IbQ3−IR4） 出力において高及び低電位間の出力シンク電流IOLの差I
OLDは次の如くなる。
（７） IOLD＝β２×IbQ3−β×IR3 低電圧出力シンク電流能力及び高電圧出力シンク電流能
力間の差、即ち出力における低電位から高電位への出力
シンク電流におけるステツプアツプはβ２に比例する。
帰還ダイオードD2を使用することによつて、大容量負荷
を駆動するか又は低インピーダンス伝送線を駆動する為
の典型的な２状態TTL出力装置の能力は、プルダウント
ランジスタQ4へのベース駆動を大きく増加させたり又本
出力装置のパワー条件やパワー消費を増加させたりする
ことなしに、著しく向上される。
共通バス適用の為に信号出力OUTにおいて高インピーダ
ンスの第３状態を確立することの可能な３状態（トライ
ステート）TTL出力装置を提供する為に、TTL出力装置を
修正することが必要である。例えば、米国特許第4,255,
670号、発明の名称「帰還付トランジスタ論理トライス
テート出力（Transistor Logic Tristate Out-put with
Feedback）」、に記載されている如く、２つの位相分
割器トランジスタを電流ミラー構成に接続している。こ
の様なフイードバツクを有するトライステート出力装置
を第２図に示してあり、そこでは第１図のものと同一の
機能を持つた回路部品には同一の番号を使用している。
第１図の２状態出力装置に示した単一の位相分割器トラ
ンジスタQ3の代わりに、第２図の３状態出力装置は、電
流ミラー構成に接続した２個の位相分割器トランジスタ
Q2及びQ3を有している。この構成において、エミツタは
プルダウントランジスタQ4のベースに並列接続されてお
り、一体的にプルダウントランジスタ要素の導通状態を
制御し、一方位相分割器トランジスタQ2及びQ3のベース
も入力トランジスタQ1のコレクタにおける共通端子に一
体的に接続されている。第２位相分割器トランジスタQ2
のコレクタは、コレクタ抵抗R2及びダイオードD3を有す
るそれ自身のコレクタ回路を介して高電位源Vccへ接続
されている。
第２図の３状態出力装置は、更に、高インピーダンス第
３状態を確立する為のイネーブル入力OEを有している。
イネーブル入力OEはダイオードD7を介して、ダーリント
ン対Q5及びQ6から構成されるプルアツプトランジスタ要
素のベースへ接続されており、入力イネーブルOEに低レ
ベル乃至は低電位信号が現われるとプルアツプトランジ
スタ要素をデイスエーブルさせる。同様に、イネーブル
入力OEはダイオードD6を介して２個の位相分割器トラン
ジスタQ2及びQ3のベースへ接続され、従つてそれらもイ
ネーブル入力OEにおける低レベル乃至は低電位信号によ
つてデイスエーブルされる。これらの位相分割器トラン
ジスタが非導通であると、プルダウントランジスタQ4も
デイスエーブルされる。イネーブル入力OEに低レベル信
号があると、３状態出力装置は信号出力OUTに高インピ
ーダンスを与え、それがそこに存在しないかの様に振る
まう。イネーブル入力OEに高レベル信号が現われると、
出力装置は通常の２状態動作モードで動作する。
イネーブル入力乃至はイネーブルゲートと結合した２重
位相分割器トランジスタ要素Q2及びQ3の利点は明らかで
ある。プルアツプトランジスタ要素の導通状態を制御す
る為に、位相分割器トランジスタQ3のコレクタのみがプ
ルアツプトランジスタ要素のベースへ接続されている。
イネーブルゲート乃至はイネーブル入力OEへ接続されて
いるのは位相分割器トランジスタQ3のコレクタのみであ
る。位相分割器トランジスタQ2のコレクタはイネーブル
ゲートに接続されていない。むしろ、信号出力OUTから
の帰還ダイオードD2及びトランジスタQ6のベースからの
帰還ダイオードD1が位相分割器トランジスタQ2のコレク
タへ接続されている。従つて、そうでなければ高インピ
ーダンス第３状態を破壊するであろう様な信号出力OUT
とイネーブルゲート乃至はイネーブル入力OEとの間には
直接的な接続はない。従つて、第２位相分割器トランジ
スタの付加は、出力において高から低電位への遷移の間
に信号出力OUTから接地への電流を加速してシンクさせ
る為の帰還ダイオードD2と、高インピーダンス第３状態
を確立させる為のイネーブル入力OEとの両方を結合させ
ることを可能とする。更に、ブロツキングダイオードD3
は、信号出力OUTからの本装置を介して高電位源Vccへの
電流の流れを阻止する。
要するに、米国特許第4,255,670号に記載されており且
つ第２図に示したフイードバツク付きTTL3状態出力装置
は、プルダウントランジスタ要素の導通状態を制御する
為に、エミツタを並列接続した複数個の位相分割器トラ
ンジスタを提供している。第１位相分割器トランジスタ
要素のコレクタはプルアツプトランジスタ要素の導通状
態を制御する為にプルアツプトランジスタ要素のベース
へ接続されており、且つ高インピーダンス第３状態を確
立する為にイネーブルゲートイネーブル入力へも接続さ
れている。第２位相分割器トランジスタ要素のコレクタ
は、プルダウントランジスタ要素へのベース駆動を増加
させることによつて信号出力OUTにおける電流シンク能
力を向上させる為に帰還ダイオードへ接続されている。
従つて、複（マルチプル）位相分割器トランジスタには
分割機能が付加されており、３状態イネーブル入力と加
速帰還ダイオードとを同一の出力装置内に結合させてい
る。
然しながら、第２図の結合回路における欠点は、信号出
力OUTにおいて低電圧レベルと高電圧レベルとの間の出
力シンク電流の完全な二乗検波向上乃至はステツプアツ
プが喪失されるということである。マルチプル位相分割
器が電流ミラー構成に接続されている場合の第２図のマ
ルチプル位相分割器トランジスタTTL3状態出力装置の出
力シンク電流能力は以下の如くである。信号入力INは高
レベル信号で信号出力OUTは低レベル信号であると、プ
ルダウントランジスタQ4を介しての出力シンク電流IOL
は次式の如くである。
（８） IOL＝β×IbQ4 然しながら、この場合、ベース駆動電流IbQ4は、位相分
割器トランジスタQ2からのベース電流IbQ2と、トランジ
スタQ2を介してのコレクタ電流IcQ2と、位相分割器トラ
ンジスタQ3からのベース電流IbQ3と、トランジスタQ3か
らのコレクタ電流IcQ3とのキルヒホツフ和からスクエア
リング回路抵抗R4を介しての電流IR4を差し引いたもの
であつて、次式で表わされる。
（９） IbQ4＝IbQ2＋IcQ2＋IbQ3＋IcQ3−IR4 トランジスタQ2を介してのコレクタ電流IcQ2は、コレク
タ抵抗R2を介しての電流IR2とダイオードD2を介しての
帰還電流ID2とのキルヒホツフ和であり、即ち、 （10） IcQ2＝IR2＋ID2 である。この場合も、ダイオードD1を介しての電流は無
視している。
信号出力OUTにおける出力電圧Voが低電位で且つプルダ
ウントランジスタQ4のベース・エミツタ接合の電圧降下
VbeQ4＋飽和状態の位相分割器トランジスタQ2のコレク
タ・エミツタ接合の電圧降下VsatQ2＋ダイオードD2の電
圧降下VD2よりも小さく、従つてダイオードD2を介して
信号出力OUTから流れる帰還電流が無いと、プルダウン
トランジスタQ4を介しての出力シンク電流は、 （11） IOL（Vo＜VbeQ4＋VsatQ2＋VD2）＝β×（IbQ2
＋IR2＋IbQ3＋IcQ3−IR4） 信号出力OUTにおける電圧VoがVbeQ4＋VsatQ2＋VD2より
も大きいと、帰還ダイオードD2は順方向バイアスされ、
信号出力から十分な帰還電流を流して位相分割器トラン
ジスタQ2を飽和状態から脱出させトランジスタのリニア
動作領域とさせる。然しながら、位相分割器トランジス
タQ2及びQ3は電流ミラー構成とされているので、位相分
割器トランジスタQ2のコレクタへのダイオードD2を介し
ての帰還電流が増加すると、トランジスタQ2へのベース
電流が減少する。電流ミラー構成では、トランジスタQ2
及びQ3のエミツタ電流が一定比又はエミツタ面積比に従
う比例関係を維持する傾向にあり、実際に、コレクタ抵
抗R2及びR3が等しい場合で同等のエミツタ面積を持つた
ミラー接続トランジスタの例の場合には同じままの傾向
であるので、この関係が得られる。この条件は以下の如
く説明することが可能である。
（12） IbQ2＋IR2＋ID2＝IbQ3＋IcQ3 更に、付加的な拘束条件があり、それは、 （13） IbQ2＋IbQ3＝IR1 である。
帰還ダイオードD2が非導通でID2＝０であると、位相分
割器トランジスタQ2及びQ3のコレクタ電流及びベース電
流は、例として、エミツタ面積が等しく且つR2＝R3と仮
定した場合に、次式に従つて互いに夫々整合される。
（14） IcQ2＝IR2＝IcQ3＝IR3 （15） IbQ2＝IbQ3＝IR1/2 帰還ダイオードD2が導通状態である様に出力電圧Voが十
分なレベルにあると、位相分割器トランジスタQ2を飽和
から脱出させ且つリニア動作領域に移行させるのに必要
な帰還電流ID2は以下の如くなる。
ID2＝IbQ3＋IcQ3−IbQ2−IR2 ID2＝（IbQ3＋IcQ3）×（β×1/（βT1））−IR2 ID2＝IcQ3＋IbQ3−IR2 （16） ID2＝IcQ3＋IR1−IR2 式（16）に記載した帰還電流のレベルで、位相分割器ト
ランジスタQ2はそのリニア動作範囲の端部で動作し、一
方位相分割器トランジスタQ3は飽和されており、ベース
駆動電流IR1の全ては基本的に抵抗R1を介して「ホツギ
ング」、即ち集中する。式（16）において、項1/βは無
視しており、βの妥当な値に対して１と比較して無視可
能であるとしている。
式（15），（13），（10），（９）を式（８）に代入す
ると、低電圧レベル信号が出力OUTに印加された場合
に、出力シンク電流IOLに対する次式が得られる。
（17） IOL（Vo＞VbeQ4＋VsatQ2＋VD2）＝β×（２×
（IcQ3＋IR1）−IR4） 式（13）を式（11）に代入すると、出力OUTにおいて高
電圧レベル信号がある場合の出力シンク電流IOLに対し
次式が得られる。
（18） IOL（Vo＜VbeQ4＋VsatQ2＋VD2）＝β×（IcQ3
＋IR1＋IR2−IR4） 式（17）及び（18）を比較し減算すると、出力が低電位
の場合の出力シンク電流IOLと出力が高レベル電位の場
合の出力シンク電流IOLとの間の差IOLDが次式の如く得
られる。
（19） IOLD＝β×（IcQ3＋IR1−IR2） ２重位相分割器トランジスタQ2及びQ3が電流ミラー構成
に接続されており、従つて帰還電流ID2が０の場合、コ
レクタ電流とベース電流とが整合されることに注意し
て、式（14）を式（19）に代入すると、出力OUTにおけ
る低及び高レベル電位の間の出力シンク電流における差
電流乃至はステツプIOLDに対し次式が得られる。
（20） IOLD＝β×（IR1） この式から、低電圧出力電流シンク能力及び高電圧出力
電流シンク能力間の差、即ちここでは出力シンク電流に
おける利得「ステツプ」乃至は利得「ステツプアツプ」
と呼称している差は、第１図の２状態出力装置の場合に
利得ステツプアツプはβ２に比例していたのと比較し、
第２図の３状態出力装置ではβに比例している。このこ
とは不利である。何故ならば、β２に比例する利得ステ
ツプアツプによつて与えられる高電流シンクモードは、
２状態出力装置にとつてよりも、３状態出力装置にとつ
て一層重要且つ望ましいものだからである。このこと
は、３状態出力装置は、通常、低インピーダンスで且つ
一層容量性の長い信号バス又は共通バスに接続されるか
らである。然しながら、従来の出力装置によれば、二重
（デユアル）乃至は多重（マルチプル）位相分割器トラ
ンジスタを介して所望の部品構成をイネーブルゲート入
力及び帰還ダイオードと結合させると、出力における低
レベル電位と高レベル電位との間の電流シンク能力に対
する利得ステツプアツプはβ２ではなくβのみに比例す
るものとなり、その結果高電流シンクモードが喪失され
且つ２状態出力装置において得られていたβ２に比例す
る利得ステツプアツプが喪失される。
本発明は以上の点に鑑みなされたものであつて、出力に
おいて高から低レベル電位への遷移の間高電流シンクモ
ードを維持しながら３状態動作用のイネーブルゲート入
力及び出力からの加速帰還ダイオードの両方を組み込ん
だ改良型多重位相分割器TTL出力回路を提供することを
目的とする。
本発明の別の目的とするところは、低電圧電流シンク能
力と高電圧電流シンク能力との間の差で出力シンク電流
における利得ステツプ乃至はステツプアツプとも呼称さ
れる差がβ２に比例しており加速帰還ダイオード回路を
具備する多重位相分割器TTL3状態出力装置を提供するこ
とである。
本発明の更に別の目的とするところは、長い信号バス又
は共通バスの特徴である低インピーダンス伝送線又は大
容量負荷を駆動するのに特に適した改良した駆動特性を
具備する多重位相分割器TTL3状態出力回路を提供するこ
とである。
本発明によれば、改良型多重位相分割器TTL3状態出力回
路が提供され、それは、高又は低電位の二進信号を供給
する信号出力と、該信号出力から低電位へ電流をシンク
するプルダウントランジスタ要素と、該プルダウントラ
ンジスタの導通状態を制御する為にプルダウントランジ
スタ要素のベースへエミツタを並列接続させた複数個の
位相分割器トランジスタを有している。帰還ダイオード
が信号出力と第１位相分割器トランジスタのコレクタと
の間に接続されており、米国特許第4,255,670号に記載
されている如く、高から低電位への出力での二進信号の
遷移の間出力から低電位へ電流のシンク動作を加速させ
る。
本発明によれば、独立したベース駆動が他の１つ又は複
数個の位相分割器トランジスタに接続されている何れの
ベース駆動からも独立している第１位相分割器トランジ
スタのベースに接続されており、それによつて該他の１
つ又は複数個の位相分割器による第１位相分割器トラン
ジスタへのベース駆動電流の電流ホツギング（集中）を
防止する。この構成の特徴及び利点は、加速帰還ダイオ
ードを具備する帰還回路内においてプルダウントランジ
スタ要素のベースへ接続されている第１位相分割器トラ
ンジスタは、利得ステツプアツプがβ２に比例しており
プルダウントランジスタ要素を介して高電流シンクモー
ドを維持することが可能である。
二重位相分割器トランジスタを有する好適実施例におい
ては、位相分割器トランジスタは独立的なベース駆動源
を具備しており、且つ最早電流ミラー回路構成に接続さ
れてはいない。例えば、独立したベース駆動は、高電位
と夫々の位相分割器トランジスタのベースとの間の回路
内に接続されている別のベース駆動抵抗を有することが
可能である。
例示的実施例によれば、二重位相分割器トランジスタの
各々は夫々の位相分割器トランジスタと操作接続される
別の入力トランジスタを具備している。この入力トラン
ジスタのコレクタは対応する位相分割器トランジスタの
ベースに接続されており、且つベース駆動抵抗が入力ト
ランジスタのベースと高電位との間に接続されている。
この様な構成により、他の１つ又は複数個の位相分割器
トランジスタによつて加速帰還ダイオード回路内に接続
されている位相分割器トランジスタへのベース駆動電流
の電流ホツギング即ち集中が回避され、それにより出力
において高から低レベル電位の遷移の間高電流シンクモ
ードを保持し且つ低出力電圧電流シーク能力と高出力電
圧電流シンク能力の間β２に比例する利得ステツプアツ
プを保持している。
以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。
本発明に基づく改良型多重位相分割器TTL出力回路は第
３図に示してあり、そこでは第２図に示したものと同一
の回路部品には同一の番号を付してある。然しながら、
本発明によれば、二重位相分割器トランジスタQ2及びQ3
は最早電流ミラー構成に接続されてはいない。二重位相
分割器トランジスタQ2及びQ3のエミツタはプルダウント
ランジスタQ4のベースへ並列接続されたままであるが、
位相分割器トランジスタQ2及びQ3のベースは共通接続さ
れておらず、夫々独立したベース駆動源に別々に接続さ
れている。この為に、第２図に示した如く単一の入力ト
ランジスタQ1とする代わりに、本発明では、夫々、位相
分割器トランジスタQ2及びQ3に別々に接続されている別
の入力トランジスタQ1a及びQ1bが設けられている。即
ち、入力トランジスタQ1aのコレクタは位相分割器トラ
ンジスタQ2のベースへ接続されており、一方入力トラン
ジスタQ1bのコレクタは位相分割器トランジスタQ3のベ
ースへ接続されている。入力トランジスタQ1a及びQ1bの
エミツタは単一入力INへ並列接続されている。
夫々の位相分割器トランジスタQ2及びQ3の各々へ独立し
たベース駆動を与える為に、第２図に示した如く単一の
ベース駆動抵抗R1とする代わりに、本発明では別々のベ
ース駆動抵抗R1a及びR1bが設けられている。位相分割器
トランジスタQ2用のベース駆動抵抗R1aは、入力トラン
ジスタQ1aのベースと高電位源Vccとの間に接続されてお
り、入力トランジスタQ1aのベース・コレクタ接合を介
してベース駆動電流を位相分割器トランジスタQ2のベー
スへ与えている。ベース駆動抵抗R1bは、入力トランジ
スタQ1bのベースと高電位源Vccとの間に接続されてお
り、入力トランジスタQ1bのベース・コレクタ接合を介
してベース駆動電流を位相分割トランジスタQ3のベース
へ与えている。
イネーブルゲート入力OEへの適宜の接続を有する本発明
に基づくこの例示的実施例回路を第４図に示してある。
第４図に示した如く、多重位相分割器TTL3状態出力回路
は、第３図に示した構成に３個のダイオードD6,D7,D8を
介して本回路に適宜接続させたイネーブル入力OEを付加
してある。高インピーダンス第３状態を与えて本出力装
置をデイスエーブルさせる為に、OEにおけるイネーブル
入力信号は二重位相分割器トランジスタQ2及びQ3のベー
スへ別々に接続されている。何故ならば、各ベースは別
々のベース駆動回路に接続されているからである。従つ
て、イネーブルゲート入力は、加速帰還位相分割器トラ
ンジスタQ2をターンオフ即ちデイスエーブルさせる為に
ダイオードD6を介して接続されており、且つ他方の位相
分割器トランジスタQ3をターンオフ即ちデイスエーブル
させる為にダイオードD8を介して接続されている。プル
アツプトランジスタ要素をターンオフしディスエーブル
させる為に、イネーブル入力信号は、更に、ダイオード
D7を介してダーリントントランジスタ対Q5及びQ6を有す
るプルアツプトランジスタ要素のベースへ接続されてい
る。位相分割器トランジスタQ2及びQ3をターンオフしデ
イスエーブルさせると、勿論、プルダウントランジスタ
要素Q4はターンオフされる。従つて、イネーブル信号入
力OEが低レベル信号であると、本出力装置は何れの出力
バスに対しても高インピーダンスを与え、恰かもそれが
実効的に遮断されたかの如く振るまう。
本多重位相分割器TTL出力装置の回路構成に対する出力
シンク電流の解析は、高レベル電位信号が信号入力INに
現われ従つて低レベル電圧が信号出力OUTに現われる場
合に第４図の回路に対する以下の関係から派生される。
（21） IbQ2＝IR1a （22） IbQ3＝IR1b （23） IcQ2＝IR2＋ID2 （24） IcQ3＝IR3 （25） IbQ4＝IbQ2＋IcQ2＋IbQ3＋IcQ3−IR4 （26） IbQ4＝IR1a＋IR2＋ID2＋IR1b＋IR3−IR4 前述した如く、プルダウントランジスタQ4を介しての出
力シンク電流IOLに対する基礎方程式は以下の如くであ
る。
（27） IOL＝β×IbQ4 本出力装置が上述した状態にある場合、即ち低レベル出
力電圧VoがVbeQ4＋VsatQ2＋VD2よりも小さい場合、信号
出力OUTからの加速帰還電流は無く且つダイオードD2は
非導通である。式（26）を式（27）に代入し且つ加速帰
還電流が無く従つてID2＝０であると、出力シンク電流I
OLは以下の如くなる。
（28） IOL（Vo＜VbeQ2＋VsatQ2＋VD2）＝β×（IR1a
＋IR2＋IR1b＋IR3−IR4） 信号出力OUTにおける出力電圧Voが高電位レベルである
か又は増加してVoがVbeQ4＋VsatQ2＋VD2よりも大きくな
ると、加速帰還ダイオードD2が導通を開始し、位相分割
器トランジスタQ2を飽和状態から脱出させてリニア動作
領域とさせる。この場合には、次式の如くなる。
IcQ2＝β×IbQ2 （29） IcQ2＝β×IR1a 式（29）を式（25）に代入し、それを式（27）に代入す
ると、Voが高電位レベルにある場合の本出力装置の状態
に対して出力シンク電流IOLの式は次の如くなる。
（30） IOL（Vo＞VbeQ4＋VsatQ2＋VD2）＝β×（（β
＋１）×IR1a＋IR1b＋IR3−IR4） 低出力電圧電流シンク能力と高出力電圧電流シンク能力
との間の差をIOLDで表わし、且つ出力OUTにおける低電
圧状態及び高電圧状態の間の出力シンク電流における利
得ステツプ又はステツプアツプとも呼称することとする
と、それは次式の如く表わされる。
（31） IOLD＝β２×IR1a−β×IR2 明らかなことであるが、本発明に基づく多重位相分割器
TTL3状態出力回路構成は、多重位相分割器トランジスタ
に対して別のベース駆動を有しており、β２に比例する
所望の出力シンク電流利得ステツプアツプ乃至は差を得
ている。従つて、低電圧出力状態から高電圧出力状態へ
の出力シンク電流における差はβ２に比例しており、且
つ出力において高電位レベルから低電位レベル信号への
遷移の間本出力装置は高電流シンクモードで動作するこ
とが可能である。
高レベル電圧が出力にある場合に電流シンク能力におい
てβ２利得ステツプアツプで高電流シンクモードで動作
する能力は、本発明によつては、従来の電流ミラー構成
においては発生することのある様な、出力装置回路内の
他の１つ又は複数個の位相分割器によつて加速帰還位相
分割器トランジスタQ2へベース駆動電流が「ホツギン
グ」即ち集中することを除去乃至は回避することによつ
て達成されている。従つて、本発明では、二重位相分割
器トランジスタの各々に対して夫々別個独立したベース
駆動源を設けるものである。マルチプル位相分割器トラ
ンジスタが２個を越える数であつても、通常、２個の独
立したベース駆動源が必要とされるに過ぎず、加速帰還
位相分割器トランジスタQ2に対して１個設けてこのトラ
ンジスタに対するベース駆動電流が他の全ての位相分割
器トランジスタから独立したものとすることを可能とす
る。トランジスタQ2の機能的位置にある位相分割器トラ
ンジスタが他の位相分割器トランジスタからそのベース
駆動源が独立したままである限り、その他の多重位相分
割器トランジスタは共通のベース駆動源に接続させるこ
とが可能である。従つて、電流ホツギング乃至は集中が
回避され、且つ加速帰還位相分割器トランジスタQ2はプ
ルダウントランジスタQ4を高電流シンクモードでβ２の
利得ステツプアツプで駆動することが可能である。
明らかなことであるが、本発明によれば、本改良型多重
位相分割器TTL3状態出力回路内にその他のベース駆動回
路を組み込むことも可能であり、その場合の条件とし
て、加速帰還位相分割器トランジスタQ2の機能的位置に
ある第１位相分割器トランジスタへ独立したベース駆動
源を与える。従つて、例えば、Q1aやQ1bの如き入力トラ
ンジスタを使用する代わりに、二重又は多重位相分割器
トランジスタのベースに夫々接続した別々のベース駆動
抵抗R1a及びR1bと共に入力ダイオードを使用することも
可能である。本発明は、３個以上の位相分割器トランジ
スタを有するTTL3状態出力装置に適用可能であることは
勿論である。
以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに、種々の
変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は従来技術の単一位相分割器TTL2状態出力回路を
示した概略回路図、第２図は従来技術の多重位相分割器
TTL3状態出力回路の概略回路図、第３図は本発明の改良
した駆動特性を有する多重位相分割器TTL出力回路の概
略回路図、第４図はイネーブルゲート入力を持つた改良
型多重位相分割器TTL3状態出力回路の概略回路図、であ
る。 （符号の説明） Q:位相分割器トランジスタ D:ダイオード、R:抵抗 IN:入力、OUT:出力 OE:イネーブル入力
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−122125（ＪＰ，Ａ) 特開 昭55−60339（ＪＰ，Ａ) 米国特許4287433（ＵＳ，Ａ) 米国特許4661727（ＵＳ，Ａ) 欧州特許出願公開169782（ＥＰ，Ａ２)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】高又は低電位の二進信号を供給する信号出
    力端（OUT）と、前記信号出力端から低電位へ電流をシ
    ンクするプルダウントランジスタ手段（Q4）と、前記プ
    ルダウントランジスタ手段の導通状態を制御するために
    前記プルダウントランジスタ手段（Q4）のベースに並列
    接続したエミッタを具備する複数個の位相分割器トラン
    ジスタ手段（Q2,Q3）と、前記信号出力端における二進
    信号の高電位から低電位への遷移期間中に前記信号出力
    端から低電位への電流のシンク動作を加速させるために
    第１位相分割器トランジスタ手段（Q2）のコレクタと前
    記信号出力端との間に接続したフィードバックダイオー
    ド手段（D2）と、を有する多重位相分割器TTL出力回路
    において、入力端子（IN）と前記複数個の位相分割器ト
    ランジスタ手段（Q2,Q3）の夫々のベースとの間に夫々
    接続して複数個の独立したベース駆動電流源（Q1a,R1a;
    Q1b,R1b）が設けられており、その内の第１ベース駆動
    電流源（Q1a,R1a）は第１位相分割器トランジスタ手段
    （Q2）のベースへ接続すると共に、それとは別の他の位
    相分割器トランジスタ手段に接続されているいずれのベ
    ース駆動電流源からも独立して高電位電源Vccへ接続し
    ており、その際に前記他の位相分割器トランジスタ手段
    による第１位相分割器トランジスタ手段（Q2）へのベー
    ス駆動電流の電流ホッギングを防止することを特徴とす
    る多重位相分割器TTL出力回路。
  2. 【請求項２】特許請求の範囲第１項において、各ベース
    駆動電流源は、夫々の位相分割器トランジスタ手段（Q
    2,Q3）のベースと高電位電源Vccとの間の別個の回路に
    接続された別個のベース駆動抵抗（R1a,R1b）を有して
    おり、夫々独立したベース駆動を与えることを特徴とす
    る多重位相分割器TTL出力回路。
  3. 【請求項３】特許請求の範囲第２項において、各ベース
    駆動電流源は、位相分割器トランジスタ手段（Q2,Q3）
    に動作接続した入力トランジスタ（Q1a,Q1b）を有して
    おり、入力トランジスタ（Q1a,Q1b）のコレクタは対応
    する位相分割器トランジスタ手段（Q2,Q3）のベースへ
    接続しており、且つ夫々の入力トランジスタ（Q1a,Q1
    b）のベースと高電位電源Vccとの間に別個に接続してベ
    ース駆動抵抗（R1a,R1b）が設けられていることを特徴
    とする多重位相分割器TTL出力回路。
  4. 【請求項４】特許請求の範囲第１項において、信号入力
    端（IN）と、高電位から前記信号出力端（OUT）へ電流
    を供給するためのプルアップトランジスタ手段（Q5,Q
    6）とが設けられており、第２位相分割器トランジスタ
    手段（Q3）のコレクタは前記プルアップトランジスタ手
    段の導通状態を制御するためにプルアップトランジスタ
    要素（Q6）のベースへ接続されており、且つイネーブル
    入力端（OE）が前記プルアップトランジスタ手段（Q5,Q
    6）のベースへ接続されると共に前記信号出力端におい
    て高インピーダンス第３状態を確立するために前記複数
    個の位相分割器トランジスタ手段（Q2,Q3）の夫々のベ
    ースへ接続されていることを特徴とする多重位相分割器
    TTL出力回路。
  5. 【請求項５】特許請求の範囲第４項において、各独立し
    たベース駆動電流源が、ベース駆動抵抗（R1a,R1b）と
    入力トランジスタ（Q1a,Q1b）とを有しており、前記ベ
    ース駆動抵抗は高電位電源Vccと夫々の入力トランジス
    タのベースとの間に別々に接続されており、前記入力ト
    ランジスタ（Q1a,Q1b）は夫々の位相分割器トランジス
    タ手段（Q2,Q3）と信号入力端（IN）との間に接続され
    ており、前記入力トランジスタのエミッタが前記信号入
    力端に接続され且つ前記入力トランジスタのコレクタが
    夫々の位相分割器トランジスタ手段のベースに接続され
    ていることを特徴とする多重位相分割器TTL出力回路。
  6. 【請求項６】特許請求の範囲第４項において、前記各独
    立したベース駆動電流源は、夫々の位相分割器トランジ
    スタ手段（Q2,Q3）のベースと高電位電源Vccとの間の回
    路内に別々に接続されたベース駆動抵抗（R1a,R1b）を
    有しており、且つダイオード手段（D6,D8）が夫々の第
    １及び第２ベース駆動電流源（Q2,Q3）を前記イネーブ
    ル入力端（OE）へ接続していることを特徴とする多重位
    相分割器TTL出力回路。
  7. 【請求項７】特許請求の範囲第６項において、更に、前
    記プルアップトランジスタ手段（Q5,Q6）のベースと前
    記イネーブル入力端（OE）との間に接続してイネーブル
    ダイオード手段（D7）が設けられており、前記イネーブ
    ルダイオード手段（D7）は前記イネーブル入力端（OE）
    の入力方向電流を通流させるべく配向されていることを
    特徴とする多重位相分割器TTL出力回路。
JP60157087A 1984-07-19 1985-07-18 多重位相分割器ｔｔｌ出力回路 Expired - Lifetime JPH0752835B2 (ja)

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