JPH02113720A - 差動エミッタ―結合論理回路 - Google Patents
差動エミッタ―結合論理回路Info
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- JPH02113720A JPH02113720A JP1224732A JP22473289A JPH02113720A JP H02113720 A JPH02113720 A JP H02113720A JP 1224732 A JP1224732 A JP 1224732A JP 22473289 A JP22473289 A JP 22473289A JP H02113720 A JPH02113720 A JP H02113720A
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- 230000000295 complement effect Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 4
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- 230000001934 delay Effects 0.000 description 2
- 241000270295 Serpentes Species 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
- H03K19/01831—Coupling arrangements, impedance matching circuits with at least one differential stage
-
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- H03K—PULSE TECHNIQUE
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は論理回路に関するものであり、更に詳細には、
バス駆動用に段別した差動出力を発生するエミッター結
合論理回路（Ｅｅｌ ＞に関する。
バス駆動用に段別した差動出力を発生するエミッター結
合論理回路（Ｅｅｌ ＞に関する。
（従来の技術）
スリーステート・バスドライバー集積回路は当業者には
周知である。例えば、モトローラ社が製造するバスドラ
イバー、ＭＣ１０Ｈ１２３、はこのよ・うな回路である
。これら従来のバスドライバーは良く理解されていると
おりバス駆動用に設計されたＮＯＲゲートから成る単一
終端出力を発生する。
周知である。例えば、モトローラ社が製造するバスドラ
イバー、ＭＣ１０Ｈ１２３、はこのよ・うな回路である
。これら従来のバスドライバーは良く理解されていると
おりバス駆動用に設計されたＮＯＲゲートから成る単一
終端出力を発生する。
一般に、バスドライバーの出力はエミッター・フォロワ
ー段から取出され、ディスエーブルされたとぎ、ローと
なってトライステートになりバスにハイインピーダンス
をもたらす。
ー段から取出され、ディスエーブルされたとぎ、ローと
なってトライステートになりバスにハイインピーダンス
をもたらす。
（発明が解決しようとする課題）
現在のところ、差動入力論理信号を受けたことに応じて
バスを駆動する差動出力論理信号を発生ずる差動ＥＣＬ
バスドライバー集積回路は知られていない。ゲートを付
加する必要のための余分な時間遅れを増やさずに一対の
バスを差動的に駆動するため差動出力を発生することが
望ましい。その伯、差動出力がハイインピーダンス状態
にあって１〜ライステートの期間中必要な電流ドレイン
をできる限り小さくしてあくことも望ましい。
バスを駆動する差動出力論理信号を発生ずる差動ＥＣＬ
バスドライバー集積回路は知られていない。ゲートを付
加する必要のための余分な時間遅れを増やさずに一対の
バスを差動的に駆動するため差動出力を発生することが
望ましい。その伯、差動出力がハイインピーダンス状態
にあって１〜ライステートの期間中必要な電流ドレイン
をできる限り小さくしてあくことも望ましい。
したがって、ゲート時間遅れおよび必要な電流トレイン
を最少限にしなから差動出力論理状態を発生ずるＥＣＬ
バスドライバー集積回路か必要とされできた。
を最少限にしなから差動出力論理状態を発生ずるＥＣＬ
バスドライバー集積回路か必要とされできた。
したがって、改良した巳Ｃｌパスドライバー回路を提供
するのが本発明の一目的である。
するのが本発明の一目的である。
本発明の他の目的はバス駆動用に設計した差動論理出力
信号を供給する改良されたＥＣｌ−バスドライバー回路
を提供することである。
信号を供給する改良されたＥＣｌ−バスドライバー回路
を提供することである。
本発明の更に他の目的はゲート遅れおよび必要な電流ド
レインが最小である差動ＥＣＬバスドライバー集積回路
を提供することである。
レインが最小である差動ＥＣＬバスドライバー集積回路
を提供することである。
（課題を解決するだめの手段）
本発明の上述のおよび他の目的、特徴、および利点は添
付図面と関連して行う以下の詳細な説明から一層良く理
解されるであろう。本発明の差動ＥＣＬバスドライバー
回路は、差動入力論理信号に応じて一列のエミッター・
フォロワー出力段を差動的に駆動する単一人力ゲートか
ら構成され、必要な電流ドレインを最小にしながらドラ
イバー回路をトライステー１〜にしてその出ツノ点のイ
ンピーダンスを高くするイネーブル／ディスエーブルゲ
ートをも備えている。
付図面と関連して行う以下の詳細な説明から一層良く理
解されるであろう。本発明の差動ＥＣＬバスドライバー
回路は、差動入力論理信号に応じて一列のエミッター・
フォロワー出力段を差動的に駆動する単一人力ゲートか
ら構成され、必要な電流ドレインを最小にしながらドラ
イバー回路をトライステー１〜にしてその出ツノ点のイ
ンピーダンスを高くするイネーブル／ディスエーブルゲ
ートをも備えている。
（好適実施例の詳細な説明）
さて図面を参照すると本発明の差動ＥＣＬバスドライバ
ー回路１０が示されている。ＥＣＬバスドライバー回路
１０は、入力１２および１４に加えられるＥＣＬ差動論
理信号に応答して後に説明するように標準ＥＣＬ出力レ
ベルＶＯＨおよびＶ叶を有する出力１８および１６にＥ
ＣＬ差動出力信号を発生する。
ー回路１０が示されている。ＥＣＬバスドライバー回路
１０は、入力１２および１４に加えられるＥＣＬ差動論
理信号に応答して後に説明するように標準ＥＣＬ出力レ
ベルＶＯＨおよびＶ叶を有する出力１８および１６にＥ
ＣＬ差動出力信号を発生する。
バスドライバー回路１０は入力ゲート２０、エミッター
・フォロワー出力段２２およびイネーブルゲート２４か
ら構成されている。入力ゲート２０は］・ランシスター
２６を備え、そのベースは入力１２に結合されエミッタ
ー・コレクター伝導路がトランジスター２８のコレクタ
ー・エミッター伝導径路および直列接続抵抗器３０を通
して正電圧Ｖｃｃと負電圧Ｖｅｅとの間に結合されてい
る。同様に、ゲート２０の補入力はトランジスター３２
のベースに結合され、そのコレクター・エミッター伝導
径路かトランジスタ３４のコレクター・エミッター伝導
径路および直列接続抵抗器３６を通してＶｃｃとＶｅｅ
との間に結合されている。トランジスター２８および３
４のベースは端子４０において第１の基準バイアス電位
Ｖｃｓに結合されている。トランジスター２６６よび３
２のエミッターはトランジスター４２および４４のベー
スにそれぞれ結合されており、トランジスター４２のコ
レクターは抵抗４６を介してＶｃｃに結合されている。
・フォロワー出力段２２およびイネーブルゲート２４か
ら構成されている。入力ゲート２０は］・ランシスター
２６を備え、そのベースは入力１２に結合されエミッタ
ー・コレクター伝導路がトランジスター２８のコレクタ
ー・エミッター伝導径路および直列接続抵抗器３０を通
して正電圧Ｖｃｃと負電圧Ｖｅｅとの間に結合されてい
る。同様に、ゲート２０の補入力はトランジスター３２
のベースに結合され、そのコレクター・エミッター伝導
径路かトランジスタ３４のコレクター・エミッター伝導
径路および直列接続抵抗器３６を通してＶｃｃとＶｅｅ
との間に結合されている。トランジスター２８および３
４のベースは端子４０において第１の基準バイアス電位
Ｖｃｓに結合されている。トランジスター２６６よび３
２のエミッターはトランジスター４２および４４のベー
スにそれぞれ結合されており、トランジスター４２のコ
レクターは抵抗４６を介してＶｃｃに結合されている。
トランジスター４２のコレクターはエミッター・フォロ
ワー出カドランシスター４８のベースにも結合されてい
るが、そのエミッターはトランジスター４４および５０
のエミッターにも結合されている。トランジスター４４
および５０のコレクターはエミッター・フォロワー出カ
ドランシスター５２のベースに直接結合しており、抵抗
５４を介してＶＣＣに結合している。トランジスター４
４おＪ：び５０の相互に接続されたエミッターはトラン
ジスター５６および５８のコレクターに結合されており
、トランジスター５８のエミッターがトランジスター５
６のエミッターと共に抵抗器６０を通してｙｅｅに結合
されている。ｌ・ランシスター５６のベースは端子４０
に結合されている。トランジスター２６および４２は、
論理グーｉ〜２０の第１の人力および出力とエミッター
・フエロワ−出力トランシスター段４８との間に第１の
差動機能を発生する第１および第２のエミッター・フォ
ロワー・トランジスターと考えることができる。
ワー出カドランシスター４８のベースにも結合されてい
るが、そのエミッターはトランジスター４４および５０
のエミッターにも結合されている。トランジスター４４
および５０のコレクターはエミッター・フォロワー出カ
ドランシスター５２のベースに直接結合しており、抵抗
５４を介してＶＣＣに結合している。トランジスター４
４おＪ：び５０の相互に接続されたエミッターはトラン
ジスター５６および５８のコレクターに結合されており
、トランジスター５８のエミッターがトランジスター５
６のエミッターと共に抵抗器６０を通してｙｅｅに結合
されている。ｌ・ランシスター５６のベースは端子４０
に結合されている。トランジスター２６および４２は、
論理グーｉ〜２０の第１の人力および出力とエミッター
・フエロワ−出力トランシスター段４８との間に第１の
差動機能を発生する第１および第２のエミッター・フォ
ロワー・トランジスターと考えることができる。
同様に、トランジスター３２および４４は、論理ゲート
２０の第２の入力および出力とエミッター・フォロワー
出力トランシスター段５２との間に相補的なすなわち第
２の差動機能を発生する第２のエミッター・フォロワー
・トランジスタ一対と考えることができる。
２０の第２の入力および出力とエミッター・フォロワー
出力トランシスター段５２との間に相補的なすなわち第
２の差動機能を発生する第２のエミッター・フォロワー
・トランジスタ一対と考えることができる。
イネーブルゲート２４は、コレクターがＶＣＣに結合さ
れベースがイネーブル入力端子６４に結合されているト
ランジスター６２を備えている。トランジスター６２の
エミッターはダイオード６６を通してトランジスター６
８のベースに結合され、トランジスター６８のコレクタ
ーはノード７０に結合され抵抗７２を介して第２の基準
電圧ｖｂｂに結合されている。
れベースがイネーブル入力端子６４に結合されているト
ランジスター６２を備えている。トランジスター６２の
エミッターはダイオード６６を通してトランジスター６
８のベースに結合され、トランジスター６８のコレクタ
ーはノード７０に結合され抵抗７２を介して第２の基準
電圧ｖｂｂに結合されている。
トランジスター６８のエミッターはトランジスター７４
のエミッターに結合され、トランジスター７４のコレク
ターはトランジスター４８のベースに結合されベースが
第３の基準電圧■１に結合されている。
のエミッターに結合され、トランジスター７４のコレク
ターはトランジスター４８のベースに結合されベースが
第３の基準電圧■１に結合されている。
ｉ〜クランスター６８と７４のエミッターおよびトラン
ジスター６８のベースは、それぞれ電流源トランジスタ
ー７８および７６のコレクターに結合されており、トラ
ンジスター７８ｉｐ３よび１６のベースは端子４０に結
合されている。これら電流源トランジスターのエミッタ
ーはそれぞれの抵抗器８２および８０を介してｖｅｅに
結合されている。トランジスター６２の下ミツターはト
ランジスター８４のベースに結合され、トランジスター
８４のコレクターは正の電圧源ｖＣＣに結合されている
。トランジスター８４のエミッターは、直列接続抵抗器
８６およびダイオード８８を通して負の電圧源Ｖｅｅに
結合されており、抵抗器８６およびダイオード８８の相
互接続部がトランジスタ９０のベースに接合されている
。トランジスター９０のコレクター・エミッター伝導径
路はノード９２とｖｅｅとの間に結合されており、ノー
ド９２がトランジスター５８のベースに結合されている
。ノード９２は抵抗９４を介してトランジスター９６の
エミッターに結合されており、そのトランジスター９６
のコレクターおよびベースはそれぞれＶＣＣおよび端子
９８に結合されている。端子９８には第４の電源電圧ｖ
２が供給される。トランジスター５０および５８はイネ
ーブルゲート２４の一部を形成し、回路１０がディスエ
ーブルになるときに増分電流を供給し以下に説明するよ
うにディスエーブル状態中トランジスター５２が確実に
遮断されるようにしている。これら二つのトランジスタ
ーは論理ゲート２０の補出力に並列に結合されていると
考えることかできる。
ジスター６８のベースは、それぞれ電流源トランジスタ
ー７８および７６のコレクターに結合されており、トラ
ンジスター７８ｉｐ３よび１６のベースは端子４０に結
合されている。これら電流源トランジスターのエミッタ
ーはそれぞれの抵抗器８２および８０を介してｖｅｅに
結合されている。トランジスター６２の下ミツターはト
ランジスター８４のベースに結合され、トランジスター
８４のコレクターは正の電圧源ｖＣＣに結合されている
。トランジスター８４のエミッターは、直列接続抵抗器
８６およびダイオード８８を通して負の電圧源Ｖｅｅに
結合されており、抵抗器８６およびダイオード８８の相
互接続部がトランジスタ９０のベースに接合されている
。トランジスター９０のコレクター・エミッター伝導径
路はノード９２とｖｅｅとの間に結合されており、ノー
ド９２がトランジスター５８のベースに結合されている
。ノード９２は抵抗９４を介してトランジスター９６の
エミッターに結合されており、そのトランジスター９６
のコレクターおよびベースはそれぞれＶＣＣおよび端子
９８に結合されている。端子９８には第４の電源電圧ｖ
２が供給される。トランジスター５０および５８はイネ
ーブルゲート２４の一部を形成し、回路１０がディスエ
ーブルになるときに増分電流を供給し以下に説明するよ
うにディスエーブル状態中トランジスター５２が確実に
遮断されるようにしている。これら二つのトランジスタ
ーは論理ゲート２０の補出力に並列に結合されていると
考えることかできる。
正常動作中、イネーブル入力端子６４に高論理信号が供
給される。これによりトランジスター６２を導通さゼ、
これをハイ論理状態にし、またトランジスター６８およ
び８４をハイ状態にする。したがってトランジスター６
８がトランジスター５０をロー状態にするのでトランジ
スター５０はバスドライバー回路１０の動作に影響を与
えなくなる。同様に、トランジスター８４がハイ状態の
とき、トランジスター９０がハイ状態となり、これによ
り、トランジスター９０のコレクターか低電圧になって
いるのでトランジスター５８がターンオフされる。次に
、入力１２がハイ（入力１４がロー）であればトランジ
スター２６かハイ状態となり、トランジスター３２はロ
ー状態になる。トランジスター２６がハイ論理状態にな
ると、トランジスター４２がハイ論理状態となり、その
コレクターをローにし、一方トランシスター４４をロー
状態とし、そのコレクターをハイにする。この状態によ
り、トランジスター５２および４８のエミッターがそれ
ぞれトランジスター４４８よび４２のコレクターの電圧
に従うので、出力１６および１８における出力状態がそ
れぞれＶＯＲおよび叶に等しくなる。これとは逆に、入
力１２が低く（入力１４が高く）なれば、トランジスタ
ー２６はロー論理状態となり、トランジスター３２はハ
イ状態どなる。これにより出力１６（ＶＯｆ）がローＥ
ＣＬレベル状態となる。同時に、ロー状態になったトラ
ンジスター２６によりトランジスター４２がロー状態と
なり、このためそのコレクターがハイになる。
給される。これによりトランジスター６２を導通さゼ、
これをハイ論理状態にし、またトランジスター６８およ
び８４をハイ状態にする。したがってトランジスター６
８がトランジスター５０をロー状態にするのでトランジ
スター５０はバスドライバー回路１０の動作に影響を与
えなくなる。同様に、トランジスター８４がハイ状態の
とき、トランジスター９０がハイ状態となり、これによ
り、トランジスター９０のコレクターか低電圧になって
いるのでトランジスター５８がターンオフされる。次に
、入力１２がハイ（入力１４がロー）であればトランジ
スター２６かハイ状態となり、トランジスター３２はロ
ー状態になる。トランジスター２６がハイ論理状態にな
ると、トランジスター４２がハイ論理状態となり、その
コレクターをローにし、一方トランシスター４４をロー
状態とし、そのコレクターをハイにする。この状態によ
り、トランジスター５２および４８のエミッターがそれ
ぞれトランジスター４４８よび４２のコレクターの電圧
に従うので、出力１６および１８における出力状態がそ
れぞれＶＯＲおよび叶に等しくなる。これとは逆に、入
力１２が低く（入力１４が高く）なれば、トランジスタ
ー２６はロー論理状態となり、トランジスター３２はハ
イ状態どなる。これにより出力１６（ＶＯｆ）がローＥ
ＣＬレベル状態となる。同時に、ロー状態になったトラ
ンジスター２６によりトランジスター４２がロー状態と
なり、このためそのコレクターがハイになる。
出力１８はこうしてハイＦＣＬレベル状態ｖ０１１とな
る。したかつて、正常動作中、入力端子１２および１４
に加えられる差動ＥＣＬ入力信号に応じて差動ＦＣＩ出
力論理レベルが出力１６および１８に発生する。
る。したかつて、正常動作中、入力端子１２および１４
に加えられる差動ＥＣＬ入力信号に応じて差動ＦＣＩ出
力論理レベルが出力１６および１８に発生する。
ディスエーブル状態でバスドライバー回路１０は「Ｃ１
トライステートに置かれるが、この状態ではバスドライ
バー回路の出力はドライバー回路１０が接続される可能
性のあるバスに影響を与えないようハイインピーダンス
状態にされる。トライステートは端子６４に加えられる
ディスエーブル入力信号によって開始される。ロー論理
パック信号が端子６４に加えられている状態でトランジ
スター６２はロー状態になる。したがって、トランジス
ター６８ｉＪ５よび８４がロー論理状態となってトラン
ジスターＹ４および９６をハイ状態にする。トランジス
ター７４かハイ状態になると、トランジスター４８が遮
断され、これにより出力１８がハイインピーダンス状態
になる。ロー状態になったトランジスター８４によりト
ランジスター９０がロー装置に置かれ、このためトラン
ジスター５８が導通する。トランジスター５８が導通す
るとこれを流れる付加増分電流をもたらし、一方トラン
ジスター５６４．ｊ：遮断される。
トライステートに置かれるが、この状態ではバスドライ
バー回路の出力はドライバー回路１０が接続される可能
性のあるバスに影響を与えないようハイインピーダンス
状態にされる。トライステートは端子６４に加えられる
ディスエーブル入力信号によって開始される。ロー論理
パック信号が端子６４に加えられている状態でトランジ
スター６２はロー状態になる。したがって、トランジス
ター６８ｉＪ５よび８４がロー論理状態となってトラン
ジスターＹ４および９６をハイ状態にする。トランジス
ター７４かハイ状態になると、トランジスター４８が遮
断され、これにより出力１８がハイインピーダンス状態
になる。ロー状態になったトランジスター８４によりト
ランジスター９０がロー装置に置かれ、このためトラン
ジスター５８が導通する。トランジスター５８が導通す
るとこれを流れる付加増分電流をもたらし、一方トラン
ジスター５６４．ｊ：遮断される。
トランジスター５０のこの増分電流は、１〜ランジスタ
ーを通して流れる正常電流と共に、トランジスター５２
を遮断し出力１６をハイインピーダンス状態にするのに
充分である。正常動作中、バスドライバー回路１０かイ
ネーブルになると、ぞのトランジスター５８か遮断され
ることに注目されたい。したがって、ｌ・ライスチー１
〜にあるディスエーブル出カドランシスター５２に必要
な増分電流はバスドライバー回路１０のディスエーブル
状態動作中に発生するだけであるから、バスドライバー
回路１０の動作に関する電流ドレインが減少する。
ーを通して流れる正常電流と共に、トランジスター５２
を遮断し出力１６をハイインピーダンス状態にするのに
充分である。正常動作中、バスドライバー回路１０かイ
ネーブルになると、ぞのトランジスター５８か遮断され
ることに注目されたい。したがって、ｌ・ライスチー１
〜にあるディスエーブル出カドランシスター５２に必要
な増分電流はバスドライバー回路１０のディスエーブル
状態動作中に発生するだけであるから、バスドライバー
回路１０の動作に関する電流ドレインが減少する。
（発明の効果）
上に述べたのは、バスを駆動プるように設計された差動
出力を発生する新規な差動的に動作するＥ ＣＬ、、バ
スドライバー回路である。バスドライバー回路に加えら
れるディスエーブル信号に応じて真のトライステート状
態が発生する。ディスエーブル状態中必要な（ｑ加電流
を供給するのに通常のゲート電流か利用されるが、これ
は個別型ＥＣｌ−差動バストライバー回路と比較して電
流が節約される。
出力を発生する新規な差動的に動作するＥ ＣＬ、、バ
スドライバー回路である。バスドライバー回路に加えら
れるディスエーブル信号に応じて真のトライステート状
態が発生する。ディスエーブル状態中必要な（ｑ加電流
を供給するのに通常のゲート電流か利用されるが、これ
は個別型ＥＣｌ−差動バストライバー回路と比較して電
流が節約される。
図面は本発明の一実施例であるＥＣＬバスドライバーの
回路図である。 １０・・・差動ＥＣＬバスドライバー回路２０・・・論
理ゲート ２２・・・出力段 ２４・・・イネーブルゲート ４８、５２・・・エミッター・フォロワー出カドランシ
スター。
回路図である。 １０・・・差動ＥＣＬバスドライバー回路２０・・・論
理ゲート ２２・・・出力段 ２４・・・イネーブルゲート ４８、５２・・・エミッター・フォロワー出カドランシ
スター。
Claims (6)
- （１）第１および第２の入力点に印加される差動論理入
力信号に応答して第１および第２の出力において差動エ
ミッター結合論理出力信号をもたらすエミッター結合論
理回路であって： 各々が入力および出力を備え、該出力がそれぞれ当該回
路の前記第１および第２の出力に結合している、第１お
よび第２のエミッター・フォロワー・トランジスター出
力段； 第１および第２の入力および出力を備え、該第１および
第２の出力がそれぞれ前記第１および第２のエミッター
・フォロワー・トランジスター出力段に結合されている
、論理ゲートであって、該論理ゲートの前記第１の入力
と出力との間に結合され印加される論理入力信号に応答
して前記第１のエミッター・フォロワー・トランジスタ
ー出力段を駆動する第１の回路、および前記論理ゲート
の第２の入力と出力との間に結合され前記論理入力信号
の補信号に応答して前記第２のエミッタ・フォロワー・
トランジスター出力段を駆動する第２の回路を備えてい
る、論理ゲート； その入力に加えられるディスエーブル信号に応答して前
記第１および第２のエミッター・フォロワー・トランジ
スター出力段をディスエーブルにする第３の回路であつ
て、前記論理ゲートの前記第１および第２の出力にそれ
ぞれ結合している第１および第２の出力を備えていると
共に、前記第２の出力に結合して前記ディスエーブル信
号に応答して前記第２の回路を通る電流に対し増加電流
を発生する追加的回路を備えた第３の回路；から成るこ
とを特徴とするエミッター結合論理回路。 - （２）前記第２の回路が、 ベースが前記論理ゲートの前記第２の入力に結合されエ
ミッター・フォロワーとして構成されている第１のトラ
ンジスター； ベースが前記第１のトランジスターのエミッターに結合
されて、コレクターが前記論理ゲートの前記第２の出力
に結合されている第２のトランジスター； 前記第１のトランジスターのエミッターおよび前記第２
のトランジスターのエミッターに結合してバイアス電流
を供給する第１の電流源手段；から成る； ことを特徴とする請求項１記載のエミッター結合論理回
路。 - （３）前記第３の回路が、 ベースが該第３の回路の前記入力に結合されエミッター
・フォロワーとして構成されている第３のトランジスタ
ー； 前記第３のトランジスターのエミッターに結合されたベ
ース、エミッター、および第１の基準電圧源に結合され
たコレクターを備えている第４のトランジスター； 前記第３および第４のトランジスターのエミッターに結
合してバイアス電流を供給する第２の電流源手段； 第２の基準電圧源に結合されたベース、前記第４のトラ
ンジスターのエミッターに結合されたエミッター、およ
び前記論理ゲートの前記第１の出力に結合されたコレク
ターを備えている第５のトランジスター； 前記第３のトランジスターのエミッターに結合された入
力、および前記ディスエーブル信号に応答してイネーブ
ル出力信号を発生する出力を備えている第４の回路； から成る； ことを特徴とする請求項２記載のエミッター結合論理回
路。 - （４）前記追加的回路が、 前記第４のトランジスターのコレクターに結合されたベ
ース、前記第２のトランジスターのエミッターに結合さ
れたエミッター、および前記論理ゲートの前記第２の出
力に結合されたコレクターを備えている第６のトランジ
スター； 前記第４の回路の前記出力に結合されたベース、前記第
１の電流源手段に結合されたエミッター、および前記第
６のトランジスターのエミッターに結合されたコレクタ
ーを備えている第７のトランジスター； から成る； ことを特徴とする請求項３記載のエミッター結合論理回
路。 - （５）前記第４の回路が、 前記第３のトランジスターのエミッターに結合されたベ
ース、正の供給電圧源が供給される第１の電源導体に結
合されたコレクター、およびエミッターを備えている第
８のトランジスター、前記第８のトランジスターのエミ
ッターに結合されたベース、前記第４の回路の前記出力
に結合されたコレクター、および負の供給電圧源が供給
される第２の電源導体に結合されたエミッターを備えて
いる第９のトランジスター、 から成る； ことを特徴とする請求項４記載のエミッター結合論理回
路。 - （６）第３の基準電圧源に結合されたベース、前記第４
の回路の前記出力に結合されたエミッター、および前記
第１の電源導体に結合されたコレクターを備えている第
１０のトランジスター； 前記第３のトランジスターのエミッターと前記第４のト
ランジスターのベースとの間に結合された第１のダイオ
ード手段； 前記第８のトランジスターの前記エミッターと前記第２
の電源導体との間に結合された第２のダイオード手段； から成ることを特徴とする請求項５記載のエミッター結
合論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US240,339 | 1981-03-04 | ||
| US07/240,339 US4870301A (en) | 1988-09-06 | 1988-09-06 | Differential emitter-coupled-logic bus driver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113720A true JPH02113720A (ja) | 1990-04-25 |
Family
ID=22906131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1224732A Pending JPH02113720A (ja) | 1988-09-06 | 1989-09-01 | 差動エミッタ―結合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4870301A (ja) |
| JP (1) | JPH02113720A (ja) |
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| JPS60144022A (ja) * | 1983-12-30 | 1985-07-30 | Hitachi Ltd | 差動形論理回路 |
| US4596940A (en) * | 1984-04-19 | 1986-06-24 | Hewlett-Packard Company | Three state differential ECL bus driver |
| US4751406A (en) * | 1985-05-03 | 1988-06-14 | Advanced Micro Devices, Inc. | ECL circuit with output transistor auxiliary biasing circuit |
| US4682058A (en) * | 1986-07-03 | 1987-07-21 | Unisys Corporation | Three-state logic circuit for wire-ORing to a data bus |
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1988
- 1988-09-06 US US07/240,339 patent/US4870301A/en not_active Expired - Fee Related
-
1989
- 1989-09-01 JP JP1224732A patent/JPH02113720A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4870301A (en) | 1989-09-26 |
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