JPH0644705B2 - 半導体回路 - Google Patents

半導体回路

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JPH0644705B2
JPH0644705B2 JP59149370A JP14937084A JPH0644705B2 JP H0644705 B2 JPH0644705 B2 JP H0644705B2 JP 59149370 A JP59149370 A JP 59149370A JP 14937084 A JP14937084 A JP 14937084A JP H0644705 B2 JPH0644705 B2 JP H0644705B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明の電流切換回路を有する半導体回路に関するもの
である。
〔発明の背景〕
従来から半導体装置においては入力信号によって電流が
流れる径路を切換える電流切換回路が多用されている。
第15図は従来多用されている半導体メモリの入力バッフ
ァ回路を示しており、エミッタが共通に接続されている
トランジスタＱ１およびＱ２が電流切換回路を構成して
いる。入力信号ＶIN1と参照電位ＶBBのレベルは通常第1
6図に示すような関係になっており、入力信号ＶIN1が高
電位ＶIN1(H) のとき電流I1はトランジスタＱ１に流
れ、ＶIN1が低電圧ＶIN1(L) のときI1はトランジスタＱ
２に流れる。ところでメモリの入力バッファ等において
は、例えば特開昭58−222486号に示されるように、シス
テムから高電位または低電位のクロック信号が供給され
たときだけ入力信号を取込むラッチ機能をもたせること
がしばしば必要になる。第17図は入力バッファにラッチ
機能をもたせた従来例を示している。ここで入力信号は
ＶIN1、クロック信号はＶIN2に入力される。この例では
クロック信号ＶIN2が低電位のとき入力信号ＶIN1が取込
まれるようになっている。つぎに第17図に示す従来例の
回路動作について簡単に説明する。いま、クロック信号
ＶIN2が低電位にあるとすると電流源I1の電流はトラン
ジスタＱ３に流れる。このとき入力信号ＶIN1が高電位
であるか低電位であるかによって、電流源I1の電流はト
ランジスタＱ１またはＱ２に流れ、出力信号ＶO1が低電
位または高電位になる。つぎにクロック信号ＶIN1が高
電位であると電流源I1の電流はトランジスタＱ４に流れ
る。この電流がトランジスタＱ５またはＱ６のいずれに
流れるかは各トランジスタのベース電位のうち、どちら
が高電位にあるかによって決まる。トランジスタＱ５お
よびＱ６のベースには各々出力信号ＶO2、ＶO1をレベル
シフト回路ＬＳで適当にレベルシフトした電位が加わ
る。このため、例えば出力信号ＶO1が高電位でＶO2が低
電位であるとすると、トランジスタＱ６に電流が流れ出
力信号は前の状態がそのまま維持される。すなわちクロ
ック信号ＶIN2が高電位の場合、バッファ出力は入力信
号ＶIN1に依らない。
ところで第17図のように、ラッチ機能を縦積み論理回路
（シリーズ・ゲート）で実現した場合、電源電圧および
トランジスタの飽和による制限から大振幅の信号が扱え
ないという問題が生じる。つぎにこの問題点を具体的な
数値例によって詳しく説明する。いま、出力信号ＶO1お
よびＶO2の電位振幅が2.6Ｖ必要であるとする。このと
き電源ＶT1が０ＶとするとノードＮ１またはノードＮ２
のどちらかの電位が−2.6Ｖになる。ノードＮ１の電位
が−2.6Ｖになったとすると、入力信号ＶIN1の高電位は
トランジスタＱ１が飽和しないように−2.6Ｖ以下にす
る必要がある（トランジスタを飽和させないためには、
標準使用条件下ではコレクタ電位をベース電位よりも高
くなるようにしておく必要がある）。入力信号ＶIN1の
振幅が0.4Ｖとすると、入力信号ＶIN1の低電位は−3.0
Ｖとなり、参照電位ＶBB1はそれらの中間電位−2.8Ｖと
なる。よってノードＮ３の電位はトランジスタＱ２のベ
ース・エミッタ間電圧ＶBEを0.8Ｖとして−3.6Ｖにな
る。したがって参照電位ＶBB2はトランジスタＱ３が飽
和しないように−3.6Ｖ以下にする必要がある。そのた
めノードＮ４の電位はトランジスタＱ３のベース・エミ
ッタ間電圧ＶBEを0.8Ｖとして−4.4Ｖになる。すなわち
電源電圧ＶDはトランジスタＱ７が飽和しないように−
4.4Ｖ以下にする必要がある。ノードＮ５の電位はトラ
ンジスタＱ７のベース・エミッタ間の電圧ＶBEを0.8Ｖ
として−5.2Ｖになる。いま抵抗ＲDに加える電圧を0.4
Ｖとすると、電源ＶT2はすくなくとも−5.6Ｖでなけれ
ばならない。この場合、通常5.2Ｖの電源で使用してい
るメモリＬＳＩなどでは第17図に示した回路が使用でき
ないことになる。
〔発明の目的〕
本発明は大振幅の信号を発生する入力バッファにラッチ
機能を持たせることを可能にした電流切換回路を有する
半導体回路を得ることを目的とする。
〔発明の概要〕
上記の目的を達成するために本発明による半導体回路
は、高低２種類の電位をとる入力信号がベースに印加さ
れ、コレクタから出力信号を出力する第１のトランジス
タと、参照電位がベースに印加され、エミッタが第１の
トランジスタのエミッタに接続された第２のトランジス
タと、上記第１のトランジスタのエミッタと上記第２の
トランジスタのエミッタに共通に接続された電流源と、
上記第２のトランジスタのベースに印加する参照電位を
発生する参照電位発生回路とからなる電流切換回路を有
する半導体回路において、上記参照電位発生回路は、ク
ロック信号が入力される第１の入力端子と、上記第１の
トランジスタのコレクタから出力される出力信号が入力
される第２の入力端子と、上記第２のトランジスタのベ
ースに印加する参照電位を出力する電力端子とを有して
おり、上記参照電位発生回路は、クロック信号が低電位
（高電位）の時、上記第１のトランジスタのベースに印
加される高低２種類の電位の中間の電位の参照電位を発
生し、クロック信号が高電位（低電位）でかつ第２の入
力端子に入力される信号が高電位の時、上記第１のトラ
ンジスタのベースに印加される高低２種類の電位のう
ち、高い方の電位よりさらに高い電位の参照電位を発生
し、クロック信号が高電位（低電位）でかつ第２の入力
端子に入力される信号が低電位の時、上記第１のトラン
ジスタのベースに印加される高低２種類の電位のうち、
低い方の電位よりさらに低い電位の参照電位を発生し、
上記クロック信号入力時点での入力信号に対応した状態
をラッチする機能を有することにより、電源電圧および
トランジスタの飽和による信号振幅の制限をゆるめ、は
るかに大振幅の信号を扱うことを可能にしたものであ
る。
〔発明の実施例〕
つぎに本発明の実施例を図面とともに説明する。第１図
は本発明の基本概念を説明するための第１の実施例を示
す図、第２図は参照電位の電位レベルを入力信号の電位
レベルと対比して示す図、第３図、第４図、第５図はそ
れぞれ本発明の第２、第３、第４の実施例を示す図、第
６図は第４の実施例におけるクロック信号と信号電圧設
定法の一例を示す図、第７図は上記信号電圧設定法の他
の例を示す図、第８図、第９図、第10図はそれぞれ本発
明における第５、第６、第７の実施例を示す図、第11図
はラッチ機能をもたせたメモリＬＳＩでバッファ・デコ
ーダ回路の動作余裕度を増大させた実施例を示す図、第
12図は入力信号レベルと同一の電源電圧依存性をもつ参
照電圧とクランプされた入力電位を示す図、第13図は参
照電位とクランプされた入力電位に所望の電源電圧およ
び温度依存性をもたせる一例を示す図、第14図はｐｎｐ
トランジスタで構成した電流切換回路に本発明を適用し
た実施例を示す回路図である。
第１図において高低２種類の電位をとる入力信号ＶIN1
がベースに印加される第１のトランジスタＱ１と、参照
電位発生回路により参照電位ＶBBがベースに印加される
第２のトランジスタＱ２とのそれぞれのエミッタを接続
し、その接続点を電流源I1に接続し、上記各トランジス
タＱ１およびＱ２のコレクタはそれぞれ負荷Z1およびZ2
に接続されている。上記参照電位発生回路で発生する参
照電位ＶBBの電位レベルを入力信号ＶIN1の電位レベル
に対比して第２図に示す。第１図に示す回路において入
力信号ＶIN1を取込む場合は、参照電位発生回路で入力
信号ＶIN1の高電位ＶIN1(H) と入力信号ＶIN1の低電位
ＶIN1(L) の中間電位の参照電位ＶBB(M) を発生すれば
よい。このとき上記のように入力信号ＶIN1が高電位Ｖ
IN1(H) ならばトランジスタＱ１がオンし、電流源I1の
電流は負荷Z1に流れ、入力信号ＶIN1が低電位ＶIN1(L)
ならばトランジスタＱ２がオンし、電流源I1の電流は負
荷Z2に流れる。また第１図の回路において入力信号Ｖ
IN1を取込まないようにするには、参照電位発生回路で
入力信号ＶIN1の低電位ＶIN1(L) よりもさらに低い電位
の参照電位ＶBB(L)、または入力信号ＶIN1の高電位Ｖ
IN1(H) よりもさらに高い電位の参照電位ＶBB(H) を発
生すればよい。この状態では入力信号ＶIN1のレベルが
どのようになったとしてもトランジスタＱ１またはＱ２
が必ずオンする。
第３図は本発明の第２の実施例を示す図で、前記第15図
の入力バッファ回路に本発明を適用してラッチ機能をも
たせた例である。第３図において参照電位発生回路はク
ロック信号ＶIN2が低電位（または高電位）のとき入力
信号ＶIN1の高電位と低電位の中間の電位、クロック信
号ＶIN2が高電位（または低電位）でかつ出力信ＶO1が
高電位のときは入力信号ＶIN1の高電位よりさらに高い
電位、入力信号ＶIN2が高電位（または低電位）でかつ
出力信号ＶO1が低電位のときは入力信号ＶIN1の低電位
よりさらに低い電位の参照電位ＶBBを発生する回路であ
れば、どのような回路であってもよい。上記回路で入力
信号ＶIN1を取込む場合はクロック信号ＶIN2を低電位
（または高電位）にすればよい。このとき参照電位発生
回路は入力信号ＶIN1の高電位と低電位の中間の電位の
参照電位ＶBB(M) を発生するので、入力信号ＶIN1が高
電位のとき電流源I1の電流は抵抗Ｒ１に流れて出力信号
ＶO1が低電位になり、入力信号ＶIN1が低電位のとき電
流源I1の電流は抵抗Ｒ２に流れて出力信号ＶO2が低電位
になる。また入力信号ＶIN1を取込まない場合はクロッ
ク信号ＶIN2を高電位（低電位）にすればよい。このと
き参照電位発生回路は出力信号ＶO1が高電位のとき入力
信号ＶIN1の高電位よりさらに高い電位の参照電位ＶBB
を発生するので、入力信号ＶIN1が高電位であろうと低
電位であろうと出力信号ＶO1は高電位になる。一方、出
力信号ＶO1が低電位のときは、入力信号ＶIN1が高電位
であろうと低電位であろうと出力信号ＶO1は低電位にな
る。
つぎに第３図に示す回路において、前記第17図に示した
従来の回路が通常5.2Ｖの電源で使用するメモリＬＳＩ
などに使用できなかった点について、そのようなことが
ないことを、具体的な数値例を示して説明する。第３図
の回路において、第１の実施例と同様に出力信号ＶO1お
よびＶO2の電位振幅が2.6Ｖ必要であるとする。電源Ｖ
T1が０ＶであるとするとノードＮ１またはノードＮ２の
どちらかの電位が−2.6Ｖになる。ノードＮ２の電位が
−2.6Ｖとすると、参照電位ＶBBの高電位はトランジス
タＱ２が飽和しないように−2.6Ｖ以下にする必要があ
る。入力信号ＶIN1の電位振幅が0.4Ｖであるとすると、
参照電位ＶBBの電位幅は0.8Ｖ程度必要となり、参照電
位ＶBBの低電位は−3.4Ｖ、中間電位は−3.0Ｖ、また入
力信号ＶIN1の高電位は−2.8Ｖ、低電位は−3.2Ｖにな
る。ノードＮ３が最も低電位になるのはこの電位が入力
信号ＶIN1の低電位から決まる時であり、トランジスタ
Ｑ１のベース・エミッタ間電圧ＶBEを0.8Ｖとすると、
ノードＮ３の電位は−4.0Ｖとなる。よって電源電圧ＶD
はトランジスタＱ７が飽和しないように−4.0Ｖ以下に
する必要がある。したがってノードＮ５の電位はトラン
ジスタＱ７のベース・エミッタ間の電圧ＶBEを0.8Ｖと
して−4.8Ｖになる。いま抵抗ＲDに加える電圧を4.0Ｖ
とすると、電源ＶT2は−5.2Ｖ以下であればよい。した
がってこの場合、通常5.2Ｖの電源で使用しているメモ
リＬＳＩ等に上記第３図に示す回路を使用することがで
きる。
第４図は本発明の第３の実施例を示した図であり、電流
切換回路のコレクタに非線形負荷（例えばトランジス
タ、ダイオード、抵抗等を含む回路）を接続した回路に
対して、本発明に従いラッチ機能を持たせた例を示して
いる。一般に負荷がどのような非線形回路であっても、
第４図に示す回路で電流が切換ると、そのコレクタには
信号電圧が現われるので、本実施例ではその信号を検出
して参照電位を発生している。したがって第４図の回路
についても、前記実施例について説明したのと同様の説
明が成立ち、例えば第４図の回路において出力信号
ＶO1、ＶO2の電位振幅が2.6Ｖであったとしても、通常
5.2Ｖの電源で使用しているメモリＬＳＩ等に使用する
ことが可能である。
第５図は本発明の第４の実施例を示す図で、上記第２お
よび第３の実施例における参照電位発生回路の一実現方
法を示している。第５図において、参照電位ＶBB発生回
路ＣＫ２の中にあるレベルシフト回路はＣＫ２の出力と
入力電位ＶIN1のレベルのマッチングをとるためのもの
であり、必要がなければ省略してもよい。上記実施例に
おいて参照電位ＶBBの電位は、入力信号ＶIN1の電位と
第２図に示した関係になるように設定する。すなわち第
５図の参照電位発生回路ＣＫ２の中にあるレベルシフト
回路のレベルシフト量をＶsとすると、第２図における
参照電位ＶBBの高電位ＶBB(H) はＶT3−Ｖs、また参照
電位ＶBBの中間電位ＶBB(M) はＶT3−Ｒ１×I2(またはI
3) −Ｖs、また参照電位ＶBBの低電位ＶBB(L) は ＶT3−Ｒ１×I2−Ｒ１×I3−Ｖsとなるため、電位
ＶT3、抵抗Ｒ１、電流I2、電流I3およびレベルシフト量
Ｖsを変化させることによって参照電位ＶBBを任意の電
位に設定できる。なおＶO1、ＶO2は第３図または第４図
に示した第２および第３の実施例における出力信号電圧
ＶO1、ＶO2が印加されることを示している。第６図は上
記第４の実施例におけるクロック信号ＶIN2と、出力信
号ＶO1、ＶO2の電位関係の設定法の一例を示した図であ
る。この場合第５図の回路において、入力信号ＶIN1お
取込むようにするにはクロック信号ＶIN2を低電位ＶIN2
(L) にすればよく、入力信号ＶIN1を取込まないように
するにはクロック信号ＶIN2を高電位ＶIN2(H) にすれば
よい。このときトランジスタＱ１とＱ２のうち、どちら
がオンするかは入力信号ＶIN1に依らず、出力電位
ＶO1、ＶO2の高低関係だけによって決まる。
第７図は第５図に示す第４の実施例において、クロック
信号ＶIN2と出力信号ＶO1、ＶO2との電位関係の他の設
定例を示した図であり、この場合は第６図に示したもの
とは逆に、入力信号ＶIN1を取込むときはクロック信号
ＶIN2を高電位ＶIN2(H) に、取込まないときは低電位Ｖ
IN2(L) にすればよい。
第８図は本発明の第５の実施例を示す図で、メモリＬＳ
Ｉのバッファ・デコーダ回路中のバッファ回路ＣＫ１に
本発明を適用した例を示している。また同図にはダイオ
ード・デコーダの一部も示している（特開昭53−97347
号参照）。ここでバッファ回路ＣＫ１および参照電位Ｖ
BB発生回路ＣＫ２の中にあるＬＳはすべてレベルシフト
回路であり、トランジスタ、ダイオード、抵抗、コンデ
ンサ等の単体または組合わせで構成した周知のどのよう
な回路であってもよい。また、第８図のバッファ回路Ｃ
Ｋ１には、トランジスタＱ１、Ｑ２等で構成された出力
電位ＶO1、ＶO2を高速に立ち上げる回路と、トランジス
タＱ３、Ｑ４等で構成された出力電位ＶO1、ＶO2を高速
に立ち下げる回路とが含まれている。したがって、本実
施例ではトランジスタＱ１、Ｑ２等で構成される回路に
第３図に示した実施例を適用し、トランジスタＱ３、Ｑ
４等で構成される回路に第４図に示した実施例を適用
し、さらに、共通にできる参照電位発生回路ＣＫ２を共
通化して１個にしている。第８図において入力信号Ｖ
IN1をレベルシフトした電位Ｖ′IN1と参照電位ＶBBとの
電位関係は第２図のように設定する。第８図において、
ベースがトランジスタＱ７のコレクタに接続されるトラ
ンジスタをＱDとし、該トランジスタＱDのベース・エミ
ッタ間電圧をＶBEとし、上記トランジスタＱDのエミッ
タに接続されるレベルシフト回路ＬＳのレベルシフト量
をＶSとする。ここで、トランジスタＱ５およびＱ８が
オンすると、電流I3およびI4はそれぞれトランジスタＱ
５およびＱ８を介して抵抗Ｒ３のみに流れ、抵抗Ｒ４に
は流れないので、参照電位ＶBBは、ＶBB＝−Ｒ３×（I3
＋I4）−ＶBE−ＶSとなる。また、トランジスタＱ５お
よびＱ７がオンすると電流I3はトランジスタＱ５を介し
て抵抗Ｒ３に流れ、電流I4はトランジスタＱ７を介して
抵抗Ｒ３およびＲ４に流れるので、ＶBB＝−Ｒ３×（I3
＋I4）−Ｒ４×I4−ＶBE−ＶSとなる。同様にトランジ
スタＱ６およびＱ８がオンすると、ＶBB＝−Ｒ３×（I3
＋I4）−Ｒ４×I3−ＶBE−ＶSとなり、トランジスタＱ
６およびＱ７がオンすると、ＶBB＝−Ｒ３×（I3＋I4）
−Ｒ４×（I3＋I4）−ＶBE−ＶSとなる。したがって、
トランジスタＱ５、Ｑ８がオンしたとき参照電位ＶBBは
最も高電位、すなわちＶBE（Ｈ）になり、トランジスタ
Ｑ６、Ｑ７がオンしたとき参照電位ＶBBは最も低電位、
すなわちＶBB（Ｌ）になる。また、トランジスタＱ５お
よびＱ７がオンまたはトランジスタＱ６またはＱ８がオ
ンしたとき、それぞれの参照電位ＶBBは等しく中間電位
ＶBB（Ｍ）になるようにするには、電流がI3＝I4になる
ように設計すればよい。また、抵抗Ｒ３、Ｒ４、電流I3
（＝I4）および上記レベルシフト量ＶSを変化させるこ
とによって、参照電位ＶBBと入力信号をレベルシフトし
た電位Ｖ′ IN1との電位関係を、第２図のように設定で
きることは上記説明から明らかである。またクロック信
号ＶIN2と出力電位ＶO1および出力電位ＶO2の電位関係
は第６図のように設定してもよいし、第７図のように設
定してもよい。いま、一例としてクロック信号ＶIN2と
出力電位ＶO1および出力電位ＶO2の電位関係を第７図の
ように設定した場合を考える。このときバッファ回路Ｃ
Ｋ１に入力信号ＶIN1を取込むようにするには、クロッ
ク信号ＶIN2を高電位ＶIN2(H) にすればよい。このとき
トランジスタＱ５、Ｑ７は必ずオンし、電流I3は抵抗Ｒ
３に、電流I4は抵抗Ｒ３およびＲ４に流れ、参照電位Ｖ
BBは中間電位ＶBB(M) になる。一方第８図において、バ
ッファ回路ＣＫ１に入力信号ＶIN1を取込まないように
するには、クロック信号ＶIN2を低電位（第７図Ｖ
IN2（Ｌ））にする。一例として、上記クロック信号Ｖ
IN2を低電位に切換える直前に、出力電位ＶO1が高電位
（第７図のＶO1（Ｈ））であり、出力電位ＶO2が低電位
（第７図のＶO2（Ｌ））であったとする。すなわち、こ
のこのは入力信号ＶIN1が低電位（第２図のＶ
IN1（Ｌ））であり、トランジスタＱ２、Ｑ４がオン
し、Ｑ１、Ｑ３がオフしていることを意味する。
ここで、クロック信号ＶIN2が切換り低電位（第７図の
ＶIN2（Ｌ））になると、トランジスタＱ５のベースは
ＶIN2（Ｌ）、トランジスＱ６のベースはＶO2（Ｌ）な
ので、第７図よりトランジスタＱ５のベース電位が高
く、上記トランジスタＱ５がオンする。同様に、トラン
ジスタＱ７のベース電位はＶIN2（Ｌ）、トランジスＱ
８のベース電位はＶO1（Ｈ）なので、第７図より上記ト
ランジスタＱ８がオンする。このため、電流I3はトラン
ジスタＱ５を介して抵抗Ｒ３にのみ流れ、抵抗Ｒ４には
流れない。また、電流I4もトランジスタＱ８を介して抵
抗Ｒ３にのみ流れ、抵抗Ｒ４には流れない。
したがって、参照電圧ＶBBは高電位（第２図のＶ
BB（Ｈ））になり、この状態で入力信号ＶIN1が高電位
（第２図のＶIN1（Ｈ））または低電位（第２図のＶIN1
（Ｌ））のいずれかに切換るとしても、参照電位Ｖ
BB（Ｈ）の方がより高電位にあるので、トランジスタＱ
２およびＱ４がオンし続ける。そのため、出力電位ＶO1
は高電位、出力電位ＶO2は低電位のまま維持される。こ
の状態はいい換えると、バッファ回路ＣＫ１は入力信号
ＶIN1を取込まない状態ということができる。
第９図は本発明の第６の実施例を示し、第８図に示す第
５の実施例と異なる点は、上記第５の実施例が出力信号
ＶO1、ＶO2を直接トランジスタＱ８、Ｑ６のベースにそ
れぞれ印加しているのに対し、本実施例では出力信号Ｖ
O1、ＶO2とバッファ回路ＣＫ３を通してトランジスタＱ
８、Ｑ６のベースに印加している点だけである。このよ
うにバッファ回路ＣＫ３を挿入すると、トランジスタＱ
８、Ｑ６に印加する信号Ｖ′O1、Ｖ′O2を抵抗Ｒ５、Ｒ
６、Ｒ７および電流Ｉ5で所望のレベルに自由に設定す
ることができる。
第10図は本発明の第７の実施例を示す図である。本実施
例が第８図に示す第５の実施例および第９図に示す第６
の実施例と異なる点は、本実施例における参照電位発生
回路ＣＫ２のトランジスタＱ６およびＱ８に印加する信
号Ｖ′O1およびＶ′O2を第17図に示したラッチ機能をも
ったバッファ回路ＣＫ３で発生させている点だけであ
る。上記のように信号Ｖ′O1およびＶ′O2の振幅は0.8
Ｖ程度と小さいので、上記第17図の回路を使用しても前
記したような問題は生じない。
第11図は本発明に従ってラッチ機能をもたせたメモリＬ
ＳＩでバッファ・デコーダ回路の動作余裕度をさらに増
大させた第８の実施例である。バッファ回路ＣＫ１の中
のダイオードＤ１は、入力信号ＶIN1を抵抗Ｒ７および
容量Ｃ１でレベルシフトした信号Ｖ′IN1の高電位をク
ランプするために、またトランジスＱ11はＶ′IN1の低
電位をクランプするために設けている。これらのクラン
プ回路は入力信号ＶIN1（またはＶ′IN1）の振幅をトラ
ンジスタＱ１、Ｑ２、またはＱ３、Ｑ４で構成している
カレントスイッチを駆動できる程度の振幅（約0.4Ｖ）
まで小さく低振幅化する働きがあり、このようにする
と、前記したようにトランジスタＱ１〜Ｑ４および電流
源I1、I2を構成している各トランジスタが飽和しにくく
なる。つぎにこのことを説明する。まず第１１図におい
て、クランプ回路、すなわちダイオードＤ１、トランジ
スタＱ１１がない場合を考える。いま、入力信号ＶIN1
の高電位が−０．８Ｖ、低電位が−１．６Ｖ、抵抗７、
容量Ｃ１でのレベルシフト量を１．８Ｖとすると、入力
信号をレベルシフトした電位Ｖ′IN1の高電位は−２．
６Ｖ、低電位は−３．４Ｖになる。しかし、第３図の説
明したように、上記レベルシフトした電位Ｖ′IN1の高
電位は−２．８Ｖ、低電位は−３．２Ｖでなければ、
５．２Ｖの電源で使用することができない。ここで、ダ
イオードＤ１とトランジスタＱ１１からなるクランプ回
路を設け、上記ダイオードＤ１のカソード電位ＶHを−
３．６Ｖに、トランジスタＱ１１のベース電位ＶLを−
２．４Ｖに設定する。このようにすると、ダイオードＤ
１のオン電圧およびトランジスタＱ１１のオン時のベー
ス・エミッタ間電圧は、それぞれ０．８Ｖなので、ダイ
オードＤ１のアノード電位は−３．６Ｖ＋０．８Ｖ＝−
２．８Ｖでクランプされ、−２．８Ｖ以上の電位には変
化せず、また、トランジスタＱ１１のエミツタ電位は−
２．４Ｖ−０．８Ｖ＝−３．２Ｖでクランプされ、−
３．２Ｖ以下の電位には変化しなくなる。したがって、
入力信号をレベルシフトした電位Ｖ′IN1の高電位は−
２．８Ｖ、低電位は−３．２Ｖになる。そのため、各ト
ランジスタは飽和しなくなり、５．２Ｖの電源を使用す
ることができる。また、メモリＬＳＩにおいては電源電
圧および温度の変動によって入力信号ＶIN1（または
Ｖ′IN1）のレベルが変化するため、参照電位ＶBBの中
間電位ＶBB(M) のレベルにも電源電圧および温度依存性
を持たせることが要求される。第12図は一例として上記
要求を満足する電源電圧依存性をもつ参照電位ＶBB(M)
の電位を示している。ここで信号Ｖ′IN1の高電位Ｖ′
IN1(H) および低電位Ｖ′IN1(L) 、ならびに参照電位Ｖ
BBの高電位ＶBB(H) および低電位ＶBB(L) は、電源電圧
がある範囲内で変動するかぎりは、参照電位ＶBB(M) と
上記第２図に示した電位関係になっていなければならな
い。信号振幅を増大させずにこの条件を満足させるには
Ｖ′IN1(H) およびＶ′IN1(L) 、ならびにＶBB(H) およ
びＶBB(L) にも上記参照電位ＶBB(M) と同様の電源電圧
依存性を持たせればよく、その様子を同図に示した。な
お同図縦軸の電位はＶ′IN1の振幅で規格化している。
また温度依存性についても上記と同様の議論が成立ち、
Ｖ′IN1、ＶBBに同一の温度依存性をもたせればよいこ
とは明らかである。第13図は参照電位ＶBBとクランプさ
れた入力電位Ｖ′IN1に、所望の電源電圧および温度依
存性を持たせる方法の一例を示している。同図におい
て、電位ＶCS、ＶL、ＶHは第11図のＶCS、ＶL、ＶHにそ
れぞれ印加するものである。以下に一例として参照電位
ＶBBの中間電位ＶBB(M) の電源電圧ＶEE依存性および温
度に対しても最も依存性の大きなトランジスタのベース
・エミッタ間電圧ＶBE依存性が要求された場合について
具体的数値例を示す。第１１図において、ベースに入力
信号ＶIN1が入力されるトランジスタをＱA、ベースがト
ランジスタＱ７のコレクタに接続されるトランジスタを
ＱB、ベースが上記トランジスタＱBのエミッタに接続さ
れるトランジスタをＱCとし、参照電位ＶBB端子と上記
トランジスタＱCのエミッタに接続される抵抗をＲAとす
る。ここで、入力信号ＶIN1のレベルが変化するため
に、参照電位ＶBB（Ｍ）に ＶBB（Ｍ）＝（１−α）ＶEE＋（１−２α）ＶBE （１） という関係が要求された場合を考える。ただし、αは定
数、ＶEEは電源電圧、ＶBEはトランジスタのベース・エ
ミッタ間電圧である。上記トランジスタＱAとＱC、およ
び抵抗Ｒ７とＲAは互いに変化を打ち消し合うので、
（１）式の参照電位ＶBB（Ｍ）はトランジスタＱBのエ
ミッタ電位と考えてよい。したがって、参照電位Ｖ
BB（Ｍ）はトランジスタＱ５、Ｑ７がオンしている場合
は と書くことができ、またトランジスタＱ６、Ｑ８がオン
している場合は と書くことができる。ここで、ＶBE（ＱB）≒ＶBE（Ｑ
９）≒ＶBE（Ｑ１０）≒０．８Ｖなので、これをＶBEと
置く。また、トランジスタＱ５、Ｑ７がオンしていると
きと、トランジスタＱ６、Ｑ８がオンしているときのＶ
BB（Ｍ）は等しくなければならないから、（ａ）式＝
（ｂ）式よりＲ５＝Ｒ６に設計しなければならない。し
たがって となり、同様に となる。
つぎに、第１３図において、アノードが抵抗Ｒ７に接続
されるダイオードをＤA、アノードが上記ＤAのカソード
に接続されるダイオードをＤB、ベースが抵抗Ｒ７が接
続されるトランジスタをＱDとする。ここで、上記ダイ
オードＤA、ＤBの順方向電圧ＶDA、ＶDBは、ＶDA≒ＶDB
≒ＶBE(QD)≒０．８Ｖなので、これをＶBEと置くとＶCS
は となる。したがって、ＶCS＝−３．６ＶにするにはＲ７
／Ｒ８は となる。よってＲ７／Ｒ８＝３．５０を（ｆ）式に代入
すると となる。
さて、ＶBB（Ｍ）とＶBB（Ｈ）およびＶBB（Ｍ）とＶBB
（Ｌ）の電位差を０．４Ｖにすると、（ｃ）式および
（ｄ）式より また、（ｃ）式および（ｅ）式より が成立しなければならない。したがって、 Ｒ４／Ｒ５＝０．５ （ｇ） となる。ここで、 Ｒ３／Ｒ５＝２．００−２．２５α （ｈ） とすると、上記（２）式、（ｇ）式、（ｈ）式を（ｃ）
式、（ｄ）式、（ｅ）式にそれぞれ代入して ＶBB（Ｍ）＝−ＶBB−｛２×（2.00−2.25α）＋0.5｝（0.778ＶEE＋0.556ＶBE
−ＶBE−ＶEE） ＝−ＶBE−4.5（１−α）（0.222ＶEE−0.444ＶBE） ＝−ＶBE＋（１−α）（ＶEE＋２ＶBE） ＝（１−α）ＶEE＋（１−２α）ＶBE を得る。したがって、ＶBB（Ｈ）、ＶBB（Ｌ）はＶBB（Ｍ）（（１）式）と同様
の依存性をもつ。
また、同様にして なので、Ｒ９／Ｒ１０＝４．７５−４．５０α、Ｒ１１／Ｒ１２＝４．２５−
４．５０αとすると Ｖ′IN1（Ｌ）＝−ＶBE−（4.75−4.50α）（−0.222ＶEE−0.444ＶBE） ＝ＶBB（Ｍ）＋0.25（0.222ＶEE−0.444ＶBE） ≒ＶBB（Ｍ）−0.2 Ｖ′IN1（Ｈ）≒ＶBB（Ｍ）＋0.2 となる。したがって、入力信号をレベルシフトした電位
Ｖ′IN1（Ｌ）、Ｖ′IN1（Ｈ）も参照電位ＶBB（Ｍ）
（（１）式）と同様の依存性をもつ。なお、Ｒ１３、Ｒ
１４はレベルシフト用の抵抗であり、第11図の抵抗Ｒ７
と同一の電圧を発生させるものである。なお第13図に示
した回路は単に一例を示したのであって、所望の電源電
圧および温度依存性を持たせることができるものであれ
ば、周知のどのような回路を用いてもよい。
上記の説明ではｎｐｎトランジスタで構成した電流切換
回路に本発明を適用した例を示したが、第14図に一実施
例を示したように、ｐｎｐトランジスタで構成した電源
切換回路に本発明を適用できることはもちろんである。
またバイポーラトランジスタの代りにＦＥＴを使用した
類似の回路についても、本発明を同様に適用することが
できる。
〔発明の効果〕
上記のように本発明による半導体回路は、高低２種類の
電位をとる入力信号がベースに印加され、コレクタから
出力信号を出力する第１のトランジスタと、参照電位が
ベースに印加され、エミッタが第１のトランジスタのエ
ミッタに接続された第２のトランジスタと、上記第１の
トランジスタのエミッタと上記第２のトランジスタのエ
ミッタに共通に接続された電流源と、上記第２のトラン
ジスタのベースに印加する参照電位を発生する参照電位
発生回路とからなる電流切換回路を有する半導体回路に
おいて、上記参照電位発生回路は、クロック信号が入力
される第１の入力端子と、上記第１のトランジスタのコ
レクタから出力される出力信号が入力される第２の入力
端子と、上記第２のトランジスタのベースに印加する参
照電位を出力する出力端子とを有しており、上記参照電
位発生回路は、クロック信号が低電位（高電位）の時、
上記第１のトランジスタのベースに印加される高低２種
類の電位の中間の電位の参照電位を発生し、クロック信
号が高電位（低電位）でかつ第２の入力端子に入力され
る信号が高電位の時、上記第１のトランジスタのベース
に印加され高低２種類の電位のうち、高い方の電位より
さらに高い電位の参照電位を発生し、クロック信号が高
電位（低電位）でかつ第２の入力端子に入力される信号
が低電位の時、上記第１のトランジスタのベースに印加
される高低２種類の電位のうち、低い方の電位よりさら
に低い電位の参照電位を発生し、上記クロック信号入力
時点での入力信号に対応した状態をラッチする機能を有
することにより、従来のように電源電圧およびトランジ
スタの飽和による制限から大振幅（約2.6Ｖ以上）の信
号を扱うことができないというようなことがなく、大振
幅の信号を発生する入力バッファにラッチ機能をもたせ
ることを可能にした電流切換回路を有する半導体回路を
得ることができる。
【図面の簡単な説明】
第１図は本発明の基本概念を説明するための第１の実施
例を示す図、第２図は参照電位の電位レベルを入力信号
の電位レベルと対比して示す図、第３図、第４図、第５
図はそれぞれ本発明の第２、第３、第４の実施例を示す
図、第６図は上記第４の実施例におけるクロック信号と
信号電圧設定の一例を示す図、第７図は上記信号電圧設
定の他の例を示す図、第８図、第９図、第10図はそれぞ
れ本発明における第５、第６、第７の実施例を示す図、
第11図はラッチ機能をもたせたメモリＬＳＩでバッファ
・デコーダ回路の動作余裕度を増大させた第８の実施例
を示す図、第12図は電源電圧依存性をもつ参照電位とク
ランプされた入力電位を示す図、第13図は参照電位とク
ランプされた入力電位に所望の電源電圧および温度依存
性をもたせる一例を示す図、第14図はｐｎｐトランジス
タで構成した電流切換回路を示す図、第15図は従来の半
導体メモリの入力バッファ回路図、第16図は入力信号電
位と参照電位との関係を示す図、第17図は従来のバッフ
ァにラッチ機能をもたせた回路を示す図である。 I1……電流源 Ｑ１……第１のトランジスタ Ｑ２……第２のトランジスタ ＶIN1……入力信号、ＶIN2……クロック信号 ＶBB……参照電位、ＬＳ……レベルシフト回路 ＣＫ１……バッファ回路 ＣＫ２……参照電位発生回路 ＣＫ３……バッファ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橘川 五郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特公 昭51−9260（ＪＰ，Ｂ２) 実公 昭49−35143（ＪＰ，Ｙ１)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】高低２種類の電位をとる入力信号がベース
    に印加され、コレクタから出力信号を出力する第１のト
    ランジスタと、参照電位がベースに印加され、エミッタ
    が第１のトランジスタのエミッタに接続された第２のト
    ランジスタと、上記第１のトランジスタのエミッタと上
    記第２のトランジスタのエミッタに共通に接続された電
    流源と、上記第２のトランジスタのベースに印加する参
    照電位を発生する参照電位発生回路とからなる電流切換
    回路を有する半導体回路において、上記参照電位発生回
    路は、クロック信号が入力される第１の入力端子と、上
    記第１のトランジスタのコレクタから出力される出力信
    号が入力される第２の入力端子と、上記第２のトランジ
    スタのベースに印加する参照電位を出力する出力端子と
    を有しており、上記参照電位発生回路は、クロック信号
    が低電位（高電位）の時、上記第１のトランジスタのベ
    ースに印加される高低２種類の電位の中間の電位の参照
    電位を発生し、クロック信号が高電位（低電位）でかつ
    第２の入力端子に入力される信号が高電位の時、上記第
    １のトランジスタのベースに印加され高低２種類の電位
    のうち、高い方の電位よりさらに高い電位の参照電位を
    発生し、クロック信号が高電位（低電位）でかつ第２の
    入力端子に入力される信号が低電位の時、上記第１のト
    ランジスタのベースに印加される高低２種類の電位のう
    ち、低い方の電位よりさらに低い電位の参照電位を発生
    し、上記クロック信号入力時点での入力信号に対応した
    状態をラッチする機能を有する半導体回路。
  2. 【請求項２】高低２種類の電位をとる入力信号がゲート
    に印加され、ドレインから出力信号を出力する第１のト
    ランジスタと、参照電位がゲートに印加され、ソースが
    第１のトランジスタのソースに接続された第２のトラン
    ジスタと、上記第１のトランジスタのソースと上記第２
    のトランジスタのソースに共通に接続された電流源と、
    上記第２のトランジスタのゲートに印加する参照電位を
    発生する参照電位発生回路とからなる電流切換回路を有
    する半導体回路において、上記参照電位発生回路は、ク
    ロック信号が入力される第１の入力端子と、上記第１の
    トランジスタのドレインから出力される出力信号が入力
    される第２の入力端子と、上記第２のトランジスタのゲ
    ートに印加する参照電位を出力する出力端子とを有して
    おり、上記参照電位発生回路は、クロック信号が低電位
    （高電位）の時、上記第１のトランジスタのゲートに印
    加される高低２種類の電位のうち、高い方の電位よりさ
    らに高い電位の参照電位を発生し、クロック信号が高電
    位（低電位）でかつ第２の入力端子に入力される信号が
    低電位の時、上記第１のトランジスタのゲートに印加さ
    れる高低２種類の電位のうち、低い方の電位よりさらに
    低い電位の参照電位を発生し、上記クロック信号入力時
    点での入力信号に対応した状態をラッチする機能を有す
    る半導体回路。
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