JPS6129213A - 半導体回路 - Google Patents
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- JPS6129213A JPS6129213A JP14937084A JP14937084A JPS6129213A JP S6129213 A JPS6129213 A JP S6129213A JP 14937084 A JP14937084 A JP 14937084A JP 14937084 A JP14937084 A JP 14937084A JP S6129213 A JPS6129213 A JP S6129213A
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6285—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means
- H03K17/6292—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means using current steering means
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- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電流切換回路を有する半導体回路に関するもの
である。
である。
従来から半導体装置においては入力信号によって電流が
流れる径路を切換える電流切換回路が多用されている。
流れる径路を切換える電流切換回路が多用されている。
第１５図は従来多用されている半導体メモリの入力バッ
ファ回路を示しており、エミッタが共通に接続されてい
るトランジスタＱ１およびＱ２が電流切換回路を構成し
ている。入力信号Ｖｕｉｘと参照電位ｖａＢのレベルは
通常第１６図に示すような関係になっており、入力信号
ＶＩＮ１が高電位ＶＩＮよ（Ｈ）のとき電’Ａ Ｉ １
はトランジスタＱｌに流れ、Ｖｒｐｔｘが低電圧Ｖｌｌ
ｌｂ（Ｌ）のとき■１はトランジスタＱ２に流れる。と
ころでメモリの入力バッファ等においては、例えば特開
昭５８−２２２４８６号に示されるように、システムか
ら高電位または低電位のクロック信号が供給されたとき
だけ入力信号を取込むラッチ機能をもたせることがしば
しば必要になる。第１７図は入力バッファにラッチ機能
をもたせた従来例を示している。ここで入力信号はＶＩ
Ｎ□、クロック信号はＶＩＮｚに入力される。この例で
はクロック信号ＶＩＮｚが低電位のとき入力信号ＶＩＮ
Ｉが取込まれるようになっている。つぎに第１７図に示
す従来例の回路動作について簡単に説明する。いま、ク
ロック信号ＶＩＮ２が低電位にあるとすると電流源工、
の電流はトランジスタＱ３に流れる。このとき入力信号
ＶＩＮ工が高電位であるか低電位であるかによって、電
流源Ｉ、の電流はトランジスタ♀１またはＱ２に流れ。
ファ回路を示しており、エミッタが共通に接続されてい
るトランジスタＱ１およびＱ２が電流切換回路を構成し
ている。入力信号Ｖｕｉｘと参照電位ｖａＢのレベルは
通常第１６図に示すような関係になっており、入力信号
ＶＩＮ１が高電位ＶＩＮよ（Ｈ）のとき電’Ａ Ｉ １
はトランジスタＱｌに流れ、Ｖｒｐｔｘが低電圧Ｖｌｌ
ｌｂ（Ｌ）のとき■１はトランジスタＱ２に流れる。と
ころでメモリの入力バッファ等においては、例えば特開
昭５８−２２２４８６号に示されるように、システムか
ら高電位または低電位のクロック信号が供給されたとき
だけ入力信号を取込むラッチ機能をもたせることがしば
しば必要になる。第１７図は入力バッファにラッチ機能
をもたせた従来例を示している。ここで入力信号はＶＩ
Ｎ□、クロック信号はＶＩＮｚに入力される。この例で
はクロック信号ＶＩＮｚが低電位のとき入力信号ＶＩＮ
Ｉが取込まれるようになっている。つぎに第１７図に示
す従来例の回路動作について簡単に説明する。いま、ク
ロック信号ＶＩＮ２が低電位にあるとすると電流源工、
の電流はトランジスタＱ３に流れる。このとき入力信号
ＶＩＮ工が高電位であるか低電位であるかによって、電
流源Ｉ、の電流はトランジスタ♀１またはＱ２に流れ。
出力信号Ｖｏ、が低電位または高電位になる。つぎにク
ロック信号ＶＩＮ２が高電位であると電流源工。
ロック信号ＶＩＮ２が高電位であると電流源工。
の電流はトランジスタＱ４に流れる。この電流がトラン
ジスタＱ５またはＱ６のいずれに流れるかは各トランジ
スタのベース電位のうち、どちらが高電位にあるかによ
って決まる。トランジスＱ５およびＱ６のベースには各
々出力信号ｖＯ□、Ｖ ｏ １をレベルシフト回路ＬＳ
で適当にレベルシフトした電位が加わる。このため１例
えば出力信号ＶＯｔが高電位でＶＯ２が低電位であると
すると、トランジスタＱ６に電流が流れ出力信号は前の
状態がそのまま維持される。すなわちクロック信号Ｖｌ
に２が高電位の場合、バッファ出力は入力信号ＶＩＮ１
に依らない。
ジスタＱ５またはＱ６のいずれに流れるかは各トランジ
スタのベース電位のうち、どちらが高電位にあるかによ
って決まる。トランジスＱ５およびＱ６のベースには各
々出力信号ｖＯ□、Ｖ ｏ １をレベルシフト回路ＬＳ
で適当にレベルシフトした電位が加わる。このため１例
えば出力信号ＶＯｔが高電位でＶＯ２が低電位であると
すると、トランジスタＱ６に電流が流れ出力信号は前の
状態がそのまま維持される。すなわちクロック信号Ｖｌ
に２が高電位の場合、バッファ出力は入力信号ＶＩＮ１
に依らない。
ところで第１７図のように、ラッチ機能を縦積み論理回
路（シリーズ・ゲート）で実現した場合、電源電圧およ
びトランジスタの飽和による制限から大振幅の信号が扱
えないという問題が生じる。
路（シリーズ・ゲート）で実現した場合、電源電圧およ
びトランジスタの飽和による制限から大振幅の信号が扱
えないという問題が生じる。
つぎにこの簡題点を具体的な数値例によって詳しく説明
する。いま、出力信号Ｖｏ□およびＶｏｚの電位振幅が
２．６ｖ必要であるとする。このとき電源ＶＴｉがＯｖ
とするとノードＮ１またはノードＮ２のどちらかの電位
が−２，６ｖになる。ノードＮ１の電位が−２，６ｖに
なったとすると、入力信号ＶＩ？４．の高電位はトラン
ジスタＱ１が飽和しないように−２，６ｖ以下にする必
要がある（トランジスタを飽和させないためには、標準
使用条件下ではコレクタ電位をベース電位よりも高くな
るようにしておく必要がある）。入力信号Ｖ＋ｓｔの振
幅が０．４ｖとすると、入カー信号ｖＩＮ１ノ低電位バ
ー３．ＯＶとなり、参照電位Ｖ ８８１はそれらの中間
電位−２，８Ｖとなる。よってノードＮ３の電位はトラ
ンジスタＱ２のベース・エミッタ間電圧ＶＢＥを０．８
ｖとして−３，６ｖになる。したがって参照電位ＶＢＢ
ｚはトランジスタＱ３が飽和しないように−３，６Ｖ以
下にする必要がある。そのためノードＮ４の電位はトラ
ンジスタＱ３のベース・エミッタ間電圧ＶＢＥを０．８
Ｖとして−４，４Ｖになる。すなわち電源電圧ＶＤはト
ランジスタＱ７が飽和しないように−４，４ｖ以下にす
る必要がある。ノードＮ５の電位はトランジスタＱ７の
ベース・エミッタ間の電圧ＶＢＥを０．８ｖとして−５
，２ｖになる。いま抵抗ＲＤに加える電圧を０．４ｖと
すると、電源ＶＴ、はすくなくとも−５，６ｖでなけれ
ばならない。
する。いま、出力信号Ｖｏ□およびＶｏｚの電位振幅が
２．６ｖ必要であるとする。このとき電源ＶＴｉがＯｖ
とするとノードＮ１またはノードＮ２のどちらかの電位
が−２，６ｖになる。ノードＮ１の電位が−２，６ｖに
なったとすると、入力信号ＶＩ？４．の高電位はトラン
ジスタＱ１が飽和しないように−２，６ｖ以下にする必
要がある（トランジスタを飽和させないためには、標準
使用条件下ではコレクタ電位をベース電位よりも高くな
るようにしておく必要がある）。入力信号Ｖ＋ｓｔの振
幅が０．４ｖとすると、入カー信号ｖＩＮ１ノ低電位バ
ー３．ＯＶとなり、参照電位Ｖ ８８１はそれらの中間
電位−２，８Ｖとなる。よってノードＮ３の電位はトラ
ンジスタＱ２のベース・エミッタ間電圧ＶＢＥを０．８
ｖとして−３，６ｖになる。したがって参照電位ＶＢＢ
ｚはトランジスタＱ３が飽和しないように−３，６Ｖ以
下にする必要がある。そのためノードＮ４の電位はトラ
ンジスタＱ３のベース・エミッタ間電圧ＶＢＥを０．８
Ｖとして−４，４Ｖになる。すなわち電源電圧ＶＤはト
ランジスタＱ７が飽和しないように−４，４ｖ以下にす
る必要がある。ノードＮ５の電位はトランジスタＱ７の
ベース・エミッタ間の電圧ＶＢＥを０．８ｖとして−５
，２ｖになる。いま抵抗ＲＤに加える電圧を０．４ｖと
すると、電源ＶＴ、はすくなくとも−５，６ｖでなけれ
ばならない。
この場合、通常５．２ｖの電源で使用しているメモリＬ
ＳＩなどでは第１７図に示した回路が使用できないこと
になる。
ＳＩなどでは第１７図に示した回路が使用できないこと
になる。
本発明は大振幅の信号を発生する入力バッファにラッチ
機能を持たせることを可能にした電流切換回路を有する
半導体回路を得ることを目的とする。
機能を持たせることを可能にした電流切換回路を有する
半導体回路を得ることを目的とする。
上記の目的を達成するために本発明による半導体回路は
、高低２種類の電位をとる入力信号がベース（ゲート）
に印加される第１のトランジスタと、参照電位がベース
（ゲート）に印加され、かつエミッタ（ソース）が第１
のトランジスタのエミッタ（ソース）と接続された第２
のトランジスタと、上記第１のトランジスタのエミッタ
（ソース）と第２のトランジスタのエミッタ（ソース）
に共通に接続された電流源と、上記第２のトランジスタ
のベース（ゲート）に印加する参照電位を発生する参照
電位発生回路とからなる電流切換回路において、上記参
照電位発生回路はクロック信号に応答して、上記第１の
トランジスタのベース（ゲート）に印加される高低２種
類の電位の中間の電位と、上記高低２種類の電位のうち
高い方の電位よりさらに高い電位と、上記高低２種類の
電位のうち低い方の電位よりもさらに低い電位との３種
類の電位を発生し、上記クロック入力時点での入力信号
に対応した状態をラッチする機能をもつことにより、電
源電圧およびトランジスタの飽和による信号振幅の制限
をゆるめ、はるかに大振幅の信号を扱うことを可能にし
たものである。
、高低２種類の電位をとる入力信号がベース（ゲート）
に印加される第１のトランジスタと、参照電位がベース
（ゲート）に印加され、かつエミッタ（ソース）が第１
のトランジスタのエミッタ（ソース）と接続された第２
のトランジスタと、上記第１のトランジスタのエミッタ
（ソース）と第２のトランジスタのエミッタ（ソース）
に共通に接続された電流源と、上記第２のトランジスタ
のベース（ゲート）に印加する参照電位を発生する参照
電位発生回路とからなる電流切換回路において、上記参
照電位発生回路はクロック信号に応答して、上記第１の
トランジスタのベース（ゲート）に印加される高低２種
類の電位の中間の電位と、上記高低２種類の電位のうち
高い方の電位よりさらに高い電位と、上記高低２種類の
電位のうち低い方の電位よりもさらに低い電位との３種
類の電位を発生し、上記クロック入力時点での入力信号
に対応した状態をラッチする機能をもつことにより、電
源電圧およびトランジスタの飽和による信号振幅の制限
をゆるめ、はるかに大振幅の信号を扱うことを可能にし
たものである。
つぎに本発明の実施例を図面とともに説明する。
第１図は本発明の基本概念を説明するための第１の実施
例を示す図、第２図は参照電位の電位レベルを入力信号
の電位レベルと対比して示す図、第３図、第４図、第５
図はそれぞれ本発明の第２、第３、第４の実施例を示す
図、第６図は第４の実施例におけるクロック信号と信号
電圧設定法の一例を示す図、第７図は上記信号電圧設定
法の他の例を示す図、第８図、第９図、第１０図はそれ
ぞれ本発明における第５．第６、第７の実施例を示す図
、第１１図はラッチ機能をもたせたメモリＬＳＩでバッ
ファ・デコーダ回路の動作余裕度を増大させた実施例を
示す図、第１２図は入力信号レベルと同一の電源電圧依
存性をもつ参照電圧とクランプされた入力電位を示す図
、第１３図は参照電位とクランプされた入力電位に所望
の電源電圧および温度依存性をもたせる一例を示す図、
第１４図はｐｎｐトランジスタで構成した電流切換回路
に本発明を適用した実施例を示す回路図である。
例を示す図、第２図は参照電位の電位レベルを入力信号
の電位レベルと対比して示す図、第３図、第４図、第５
図はそれぞれ本発明の第２、第３、第４の実施例を示す
図、第６図は第４の実施例におけるクロック信号と信号
電圧設定法の一例を示す図、第７図は上記信号電圧設定
法の他の例を示す図、第８図、第９図、第１０図はそれ
ぞれ本発明における第５．第６、第７の実施例を示す図
、第１１図はラッチ機能をもたせたメモリＬＳＩでバッ
ファ・デコーダ回路の動作余裕度を増大させた実施例を
示す図、第１２図は入力信号レベルと同一の電源電圧依
存性をもつ参照電圧とクランプされた入力電位を示す図
、第１３図は参照電位とクランプされた入力電位に所望
の電源電圧および温度依存性をもたせる一例を示す図、
第１４図はｐｎｐトランジスタで構成した電流切換回路
に本発明を適用した実施例を示す回路図である。
第１図において高低２種類の電位をとる入力信号ＶＩＮ
□がベースに印加される第１のトランジスタＱ１と、参
照電位発生回路により参照電位ｖａｎがベースに印加さ
れる第２のトランジスタＱ２とのそれぞれのエミッタを
接続し、その接続点を電流源工、に接続し、上記各トラ
ンジスタＱ１およびＱ２のコレクタはそれぞれ負荷Ｚ１
およびＺ２に接続されている。上記参照電位発生回路で
発生する参照電位ＶＳＳの電位レベルを入力信号ＶＩＮ
ｔの電位レベルに対比して第２図に示す。第１図に示す
回路において入力信号Ｖｕ＋ｘ３取込む場合は、参照電
位発生回路で入力信号ｖ＋ｓ１の高電位ＶＩＮ１（Ｈ）
と入力信号ＶＩＮ□の低電位ＶＩＮＩ（Ｌ）の中間電位
の参照電位ＶａＢ（Ｍ）を発生すればよい。このとき上
記のように入力信号ＶＩＮ工が高電位ＶＩＮ□（Ｈ）な
らばトランジスタＱ１がオンし、電流源１１の電流は負
荷Ｚ４に流れ、入力信号ＶＩＮ□が低電位Ｖ＋５ｘ（Ｌ
、）ならばトランジスタＱ２がオンし、電流源１１の電
流は負荷Ｚ２に流れる。また第１図の回路において入力
信号■ＩＮ１を取込まないようにするには、参照電位発
生回路で入力信号■ＩＮ１の低電位Ｖ＋Ｎｘ（Ｌ）より
もさらに低い電位の参照電位ＶＢＢ（Ｌ）、または入力
信号ＶＩＮ、−の高電位ＶＩＮ□（Ｈ）よりもさらに高
い電位の参照電位ｖａＢ（Ｈ）を発生すればよい。この
状態では入力信号ＶＩＮＩのレベルがどのようになった
としてもトランジスタＱ１またはＱ２が必ずオンする。
□がベースに印加される第１のトランジスタＱ１と、参
照電位発生回路により参照電位ｖａｎがベースに印加さ
れる第２のトランジスタＱ２とのそれぞれのエミッタを
接続し、その接続点を電流源工、に接続し、上記各トラ
ンジスタＱ１およびＱ２のコレクタはそれぞれ負荷Ｚ１
およびＺ２に接続されている。上記参照電位発生回路で
発生する参照電位ＶＳＳの電位レベルを入力信号ＶＩＮ
ｔの電位レベルに対比して第２図に示す。第１図に示す
回路において入力信号Ｖｕ＋ｘ３取込む場合は、参照電
位発生回路で入力信号ｖ＋ｓ１の高電位ＶＩＮ１（Ｈ）
と入力信号ＶＩＮ□の低電位ＶＩＮＩ（Ｌ）の中間電位
の参照電位ＶａＢ（Ｍ）を発生すればよい。このとき上
記のように入力信号ＶＩＮ工が高電位ＶＩＮ□（Ｈ）な
らばトランジスタＱ１がオンし、電流源１１の電流は負
荷Ｚ４に流れ、入力信号ＶＩＮ□が低電位Ｖ＋５ｘ（Ｌ
、）ならばトランジスタＱ２がオンし、電流源１１の電
流は負荷Ｚ２に流れる。また第１図の回路において入力
信号■ＩＮ１を取込まないようにするには、参照電位発
生回路で入力信号■ＩＮ１の低電位Ｖ＋Ｎｘ（Ｌ）より
もさらに低い電位の参照電位ＶＢＢ（Ｌ）、または入力
信号ＶＩＮ、−の高電位ＶＩＮ□（Ｈ）よりもさらに高
い電位の参照電位ｖａＢ（Ｈ）を発生すればよい。この
状態では入力信号ＶＩＮＩのレベルがどのようになった
としてもトランジスタＱ１またはＱ２が必ずオンする。
第３図は本発明の第２の実施例を示す図で、前記第１５
図の入力バッファ回路に本発明を適用してラッチ機能を
もたせた例である。第３図において参照電位発生回路は
クロック信号ＶＩＮ２が低電位（または高電位）のとき
入力信号ＶＩＮ工の高電位と低電位の中間の電位、クロ
ック信号ＶＩＮ２が高電位（または低電位）でかつ出力
信号Ｖｏ、が高電位のときは入力信号ＶＩＮ□の高電位
よりさらに高い電位、入力信号ＶＩＮ２が高電位（また
は低電位）でかつ出力信号Ｖｏ、が低電位のときは入力
信号ｖａＮｔの低電位よりさらに低い電位の参照電位Ｖ
Ｓａを発生する回路であれば、どのような回路であって
もよい。上記回路で入力信号ｖＩＮ、を取込む場合はク
ロック信号ＶＩＮ２を低電位（または高電位）にすれば
よい。このとき参照電位発生回路は入力信号ＶＩＮ１の
高電位と低電位の中間の電位の参照電位Ｖｓｓ（Ｍ）を
発生するので、入力信号ＶＩＮ□が高電位のとき電流源
■、の電流は抵抗Ｒ１に流れて出力信号Ｖ Ｏ１が低電
位になり、入力信号ＶＩＮ１が低電位のとき電流源工、
の電流は抵抗Ｒ２に流れて出力信号ＶＯａが低電位にな
る。また入力信号ＶＩＮ工を取込まない場合はクロック
信号ｖｌＮ２を高電位（低電位）にすればよい。このと
き参照電位発生回路は出力信号■ｏ１が高電位のとき入
力信号ＶＩＮｍの高電位よりさらに高い電位の参照電位
ＶａＢを発生するので、入力信号ＶＩＮ１が高電位であ
ろうと低電位であろうと出力信号ｖｏ１は高電位になる
。一方、出力信号ｖｏ１が低電位のときは、入力信号Ｖ
ＩＮ□が高電位であろうと低電位であろうと出力信号Ｖ
ｏ工は低電位になる。
図の入力バッファ回路に本発明を適用してラッチ機能を
もたせた例である。第３図において参照電位発生回路は
クロック信号ＶＩＮ２が低電位（または高電位）のとき
入力信号ＶＩＮ工の高電位と低電位の中間の電位、クロ
ック信号ＶＩＮ２が高電位（または低電位）でかつ出力
信号Ｖｏ、が高電位のときは入力信号ＶＩＮ□の高電位
よりさらに高い電位、入力信号ＶＩＮ２が高電位（また
は低電位）でかつ出力信号Ｖｏ、が低電位のときは入力
信号ｖａＮｔの低電位よりさらに低い電位の参照電位Ｖ
Ｓａを発生する回路であれば、どのような回路であって
もよい。上記回路で入力信号ｖＩＮ、を取込む場合はク
ロック信号ＶＩＮ２を低電位（または高電位）にすれば
よい。このとき参照電位発生回路は入力信号ＶＩＮ１の
高電位と低電位の中間の電位の参照電位Ｖｓｓ（Ｍ）を
発生するので、入力信号ＶＩＮ□が高電位のとき電流源
■、の電流は抵抗Ｒ１に流れて出力信号Ｖ Ｏ１が低電
位になり、入力信号ＶＩＮ１が低電位のとき電流源工、
の電流は抵抗Ｒ２に流れて出力信号ＶＯａが低電位にな
る。また入力信号ＶＩＮ工を取込まない場合はクロック
信号ｖｌＮ２を高電位（低電位）にすればよい。このと
き参照電位発生回路は出力信号■ｏ１が高電位のとき入
力信号ＶＩＮｍの高電位よりさらに高い電位の参照電位
ＶａＢを発生するので、入力信号ＶＩＮ１が高電位であ
ろうと低電位であろうと出力信号ｖｏ１は高電位になる
。一方、出力信号ｖｏ１が低電位のときは、入力信号Ｖ
ＩＮ□が高電位であろうと低電位であろうと出力信号Ｖ
ｏ工は低電位になる。
つぎに第３図に示す回路において、前記第１７図に示し
た従来の回路が通常５．２ｖの電源で使用するメモリＬ
ＳＩなどに使用できなかった点について、そのようなこ
とがないことを、具体的な数値例を示して説明する。第
３図の回路において、第１の実施例と同様に出力信号ｖ
ｏ１およびＶＯ２の電位振幅が２．６ｖ必要であるとす
る。電源ＶＴ□がＯＶであるとするとノードＮ１または
ノードＮ２のどちらかの電位が−２，６■になる。ノー
ドＮ２の電位が−２，６ｖとすると、参照電位ＶａＢの
高電位はトランジスタＱ２が飽和しないように−２，６
ｖ以下にする必要がある。入力信号ＶＩＮ工の電位振幅
が０．４ｖであるとすると、参照電位ｖＢＢの電位振幅
は０．８Ｖ程度必要となり、参照電位ｖａＢの低電位は
−３，４Ｖ、中間電位は−３，Ｏｖ、また入力信号ＶＩ
Ｎ１１７１高電位は−２，８ｖ、低電位は−３，２ｖ１
ｍなる６ノードＮ３が最も低電位になるのはこの電位が
入力信号ＶＩＮ１の低電位から決まる時であり、トラン
ジスタＱ１のペース・エミッタ間電圧ＶＢＥを０．８Ｖ
とすルト、ノードＮ３の電位は−４，ＯＶとなる。よっ
て電源電圧ＶＤはトランジスタＱ７が飽和しないように
−４，０ｖ以下にする必要がある。
た従来の回路が通常５．２ｖの電源で使用するメモリＬ
ＳＩなどに使用できなかった点について、そのようなこ
とがないことを、具体的な数値例を示して説明する。第
３図の回路において、第１の実施例と同様に出力信号ｖ
ｏ１およびＶＯ２の電位振幅が２．６ｖ必要であるとす
る。電源ＶＴ□がＯＶであるとするとノードＮ１または
ノードＮ２のどちらかの電位が−２，６■になる。ノー
ドＮ２の電位が−２，６ｖとすると、参照電位ＶａＢの
高電位はトランジスタＱ２が飽和しないように−２，６
ｖ以下にする必要がある。入力信号ＶＩＮ工の電位振幅
が０．４ｖであるとすると、参照電位ｖＢＢの電位振幅
は０．８Ｖ程度必要となり、参照電位ｖａＢの低電位は
−３，４Ｖ、中間電位は−３，Ｏｖ、また入力信号ＶＩ
Ｎ１１７１高電位は−２，８ｖ、低電位は−３，２ｖ１
ｍなる６ノードＮ３が最も低電位になるのはこの電位が
入力信号ＶＩＮ１の低電位から決まる時であり、トラン
ジスタＱ１のペース・エミッタ間電圧ＶＢＥを０．８Ｖ
とすルト、ノードＮ３の電位は−４，ＯＶとなる。よっ
て電源電圧ＶＤはトランジスタＱ７が飽和しないように
−４，０ｖ以下にする必要がある。
したがってノードＮ５の電位はトランジスタＱ７のベー
ス・エミッタ間の電圧ＶＢＥを０．８ｖとして−４，８
Ｖになる。いま抵抗ＲＤに加える電圧を０．４■とする
と、電源ｖＴ２は−５，２Ｖ以下であればよい。したが
ってこの場合、通常５．２ｖの電源で使用しているメモ
リＬＳＩ等に上記第３図に示す回路を使用することがで
きる。
ス・エミッタ間の電圧ＶＢＥを０．８ｖとして−４，８
Ｖになる。いま抵抗ＲＤに加える電圧を０．４■とする
と、電源ｖＴ２は−５，２Ｖ以下であればよい。したが
ってこの場合、通常５．２ｖの電源で使用しているメモ
リＬＳＩ等に上記第３図に示す回路を使用することがで
きる。
第４図は本発明の第３の実施例を示した図であり、電流
切換回路のコレクタに非線形負荷（例えばトランジスタ
、ダイオード、抵抗等を含む回路） １を接続し
た回路に対して、本発明に従いラッチ機能を持たせた例
を示している。一般に負荷がどのような非線形回路であ
っても、第４図に示す回路で電流が切換ると、そのコレ
クタには信号電圧が現われるので、本実施例ではその信
号を検出して参照電位を発生している。したがって第４
図の回路についても、前記実施例について説明したのと
同様の説明が成立ち、例えば第４図の回路において出力
信号Ｖｏ□、ＶＯ２の電位振幅が２．６ｖであったとし
ても、通常５．２ｖの電源で使用しているメモリＬＳＩ
等に使用することが可能である。
切換回路のコレクタに非線形負荷（例えばトランジスタ
、ダイオード、抵抗等を含む回路） １を接続し
た回路に対して、本発明に従いラッチ機能を持たせた例
を示している。一般に負荷がどのような非線形回路であ
っても、第４図に示す回路で電流が切換ると、そのコレ
クタには信号電圧が現われるので、本実施例ではその信
号を検出して参照電位を発生している。したがって第４
図の回路についても、前記実施例について説明したのと
同様の説明が成立ち、例えば第４図の回路において出力
信号Ｖｏ□、ＶＯ２の電位振幅が２．６ｖであったとし
ても、通常５．２ｖの電源で使用しているメモリＬＳＩ
等に使用することが可能である。
第５図は本発明の第４の実施例を示す図で、上記第２お
よび第３の実施例における参照電位発生回路の一実現方
法を示している。第５図において、参照電位ＶＢＢ発生
回路ＣＫ２の中にあるレベルシフト回路はＧＫ２の出力
と入力電位ＶＩＮＩのレベルのマツチングをとるための
ものであり、必要がなければ省略してもよい。上記実施
例において参照電位ｖｅｓの電位は、入力信号ＶＩＮＩ
の電位と第２図に示した関係になるように設定する。す
なわち第５図の参照電位発生回路ＣＫ２の中にあるレベ
ルシフト回路のレベルシフト量をＶＳとすると、第２図
における参照電位ＶＳＳの高電位ＶＢａ（Ｈ）はＶＴ３
−ＶＳ、また参照電位ＶＢＢ（７）中間電位ＶＢＢ（Ｍ
）はＶ７ａ ＲＩ Ｘ Ｉ２（またはＩａ）−Ｖｓ、
また参照電位ｖａｓの低電位ＶａＢ（Ｌ）はＶＴ３−Ｒ
Ｉ Ｘ Ｌ−Ｒ１ｘ Ｉ３−Ｖｓとなるため、電位ＶＴ
３、抵抗Ｒ１、電流工２、電流■３およびレベルシフト
量Ｖｓを変化させることによって参照電位ＶＢＢを任意
の電位に設定できる。なおＶｏ工、ＶＯ２は第３図また
は第４図に示した第２および第３の実施例における出力
信号電圧ｖｏ１、ｖＯ□が印加されることを示している
。第６図は上記第４の実施例におけるクロック信号ＶＩ
Ｎ２と、出力信号■ｏ１、ＶＯ２の電位関係の設定法の
一例を示した図である。この場合第５図の回路において
、入力信号ＶＩＮ１を取込むようにするにはクロック信
号ＶＩＮ２を低電位ＶＩＮ！（Ｌ）にすればよく、入力
信号Ｖ夏Ｎｘを取込まないようにするにはクロック信号
ＶＩＮ２を高電位ＶＩＮ２（Ｈ）にすればよい。このと
きトランジスタＱ１とＱ２のうち、どちらがオンするか
は入力信号ｖＩＮ１には依らず、出力電位Ｖｏｉ、ｖＯ
□の高低関係だけによって決まる。
よび第３の実施例における参照電位発生回路の一実現方
法を示している。第５図において、参照電位ＶＢＢ発生
回路ＣＫ２の中にあるレベルシフト回路はＧＫ２の出力
と入力電位ＶＩＮＩのレベルのマツチングをとるための
ものであり、必要がなければ省略してもよい。上記実施
例において参照電位ｖｅｓの電位は、入力信号ＶＩＮＩ
の電位と第２図に示した関係になるように設定する。す
なわち第５図の参照電位発生回路ＣＫ２の中にあるレベ
ルシフト回路のレベルシフト量をＶＳとすると、第２図
における参照電位ＶＳＳの高電位ＶＢａ（Ｈ）はＶＴ３
−ＶＳ、また参照電位ＶＢＢ（７）中間電位ＶＢＢ（Ｍ
）はＶ７ａ ＲＩ Ｘ Ｉ２（またはＩａ）−Ｖｓ、
また参照電位ｖａｓの低電位ＶａＢ（Ｌ）はＶＴ３−Ｒ
Ｉ Ｘ Ｌ−Ｒ１ｘ Ｉ３−Ｖｓとなるため、電位ＶＴ
３、抵抗Ｒ１、電流工２、電流■３およびレベルシフト
量Ｖｓを変化させることによって参照電位ＶＢＢを任意
の電位に設定できる。なおＶｏ工、ＶＯ２は第３図また
は第４図に示した第２および第３の実施例における出力
信号電圧ｖｏ１、ｖＯ□が印加されることを示している
。第６図は上記第４の実施例におけるクロック信号ＶＩ
Ｎ２と、出力信号■ｏ１、ＶＯ２の電位関係の設定法の
一例を示した図である。この場合第５図の回路において
、入力信号ＶＩＮ１を取込むようにするにはクロック信
号ＶＩＮ２を低電位ＶＩＮ！（Ｌ）にすればよく、入力
信号Ｖ夏Ｎｘを取込まないようにするにはクロック信号
ＶＩＮ２を高電位ＶＩＮ２（Ｈ）にすればよい。このと
きトランジスタＱ１とＱ２のうち、どちらがオンするか
は入力信号ｖＩＮ１には依らず、出力電位Ｖｏｉ、ｖＯ
□の高低関係だけによって決まる。
第７図は第５図に示す第４の実施例において、クロック
信号ＶＩＮＺと出力信号Ｖｏｘ、 ’ｖｏ２との電位関
係の他の設定例を示した図であり、この場合は第６図に
示したものとは逆に、入力信号ＶＩＮ１を取込むときは
クロック信号ＶＩＮ２を高電位ＶＩＮ２（Ｈ）に、取込
まないときは低電位ＶＩＮ２（Ｌ）にすればよい。
信号ＶＩＮＺと出力信号Ｖｏｘ、 ’ｖｏ２との電位関
係の他の設定例を示した図であり、この場合は第６図に
示したものとは逆に、入力信号ＶＩＮ１を取込むときは
クロック信号ＶＩＮ２を高電位ＶＩＮ２（Ｈ）に、取込
まないときは低電位ＶＩＮ２（Ｌ）にすればよい。
第８図は本発明の第５の実施例を示す図で、メモリＬＳ
Ｉのバッファ・デコーダ回路中のバッファ回路ＣＫＩに
本発明を適用した例を示している。
Ｉのバッファ・デコーダ回路中のバッファ回路ＣＫＩに
本発明を適用した例を示している。
また同図にはダイオード・デコーダの一部も示している
（特開昭５３−９７３４７号参照）。ここでバッファ回
路ＣＫＩおよび参照電位ＶＢＢ発生回路ＣＫ２の中にあ
るＬＳはすべてレベルシフト回路であり、トランジスタ
、ダイオード、抵抗、コンデンサ等の単体または組合わ
せで構成した周知のどのような回路であってもよい。第
８図において入力信号ＶｉＮ□をレベルシフトした電位
Ｖ’ｌＮ１と参照電位ＶＢＢとの電位関係は第２図のよ
うに設定する。またクロック信号ＶＩＮ２と出力電位Ｖ
Ｏ□および出力電位ｖｏ２の電位関係は第６図のように
設定してもよいし、第７図のように設定してもよい。い
ま、−例としてクロック信号ＶＩＮｚと出力電位ＶＯ１
および出力電位ｖＯ□の電位関係を第７図のように設定
した場合を考える。このときバッファ回路ＧＫ１に入力
信号ＶＩＮ１を取込むようにするには、クロック信号Ｖ
ＩＮ２を高電位ＶＩＮ、（Ｈ）にすればよい。このとき
トランジスタＱ５、Ｑ７は必ずオンし、電流Ｉ３は抵抗
Ｒ３に、電流工、は抵抗Ｒ３およびＲ４に流れ、参照電
位ＶＳａは中間電位ｖａ８（Ｍ）になる。一方バッファ
回路ＣＫＩに入力信号ＶＩＮ１を取込まないようにする
には、クロック信号ＶＩＮｇを低電位ＶＩＮ２（Ｌ）に
すればよい。−例としてクロック信号ＶＩＮ２を低電位
に切換える直前に、出力信号Ｖ ｏ 、””’Ｍ’高電
位、出力信号ｖＯ□が低電位であったとすると、クロッ
ク信号ＶＩＮ２が切換ったときにトランジスタＱ５、Ｑ
８がオンす ゛る。このため電流Ｉ１、Ｉ４
は抵抗Ｒ３のみに流れ、参照電位ｖａＢは高電位ＶＲＢ
（Ｈ）となり、出方信号ｖｏ１は高電位、出力信号Ｖ
ｏ ｗは低電位のまま維持される。
（特開昭５３−９７３４７号参照）。ここでバッファ回
路ＣＫＩおよび参照電位ＶＢＢ発生回路ＣＫ２の中にあ
るＬＳはすべてレベルシフト回路であり、トランジスタ
、ダイオード、抵抗、コンデンサ等の単体または組合わ
せで構成した周知のどのような回路であってもよい。第
８図において入力信号ＶｉＮ□をレベルシフトした電位
Ｖ’ｌＮ１と参照電位ＶＢＢとの電位関係は第２図のよ
うに設定する。またクロック信号ＶＩＮ２と出力電位Ｖ
Ｏ□および出力電位ｖｏ２の電位関係は第６図のように
設定してもよいし、第７図のように設定してもよい。い
ま、−例としてクロック信号ＶＩＮｚと出力電位ＶＯ１
および出力電位ｖＯ□の電位関係を第７図のように設定
した場合を考える。このときバッファ回路ＧＫ１に入力
信号ＶＩＮ１を取込むようにするには、クロック信号Ｖ
ＩＮ２を高電位ＶＩＮ、（Ｈ）にすればよい。このとき
トランジスタＱ５、Ｑ７は必ずオンし、電流Ｉ３は抵抗
Ｒ３に、電流工、は抵抗Ｒ３およびＲ４に流れ、参照電
位ＶＳａは中間電位ｖａ８（Ｍ）になる。一方バッファ
回路ＣＫＩに入力信号ＶＩＮ１を取込まないようにする
には、クロック信号ＶＩＮｇを低電位ＶＩＮ２（Ｌ）に
すればよい。−例としてクロック信号ＶＩＮ２を低電位
に切換える直前に、出力信号Ｖ ｏ 、””’Ｍ’高電
位、出力信号ｖＯ□が低電位であったとすると、クロッ
ク信号ＶＩＮ２が切換ったときにトランジスタＱ５、Ｑ
８がオンす ゛る。このため電流Ｉ１、Ｉ４
は抵抗Ｒ３のみに流れ、参照電位ｖａＢは高電位ＶＲＢ
（Ｈ）となり、出方信号ｖｏ１は高電位、出力信号Ｖ
ｏ ｗは低電位のまま維持される。
第９図は本発明の第６の実施例を示し、第８図に示す第
５の実施例と異なる点は、上記第５の実施例が出力信号
ＶＯ１、ＶＯ２を直接トランジスタＱ８、Ｑ６のベース
にそれぞれ印加しているのに対し、本実施例では出力信
号ＶＯ□、ＶＯ２とバッファ回路ＣＫ３を通してトラン
ジスタＱ８、Ｑ６のベースに印加している点だけである
。このようにバッファ回路ＣＫ３を挿入すると、トラン
ジスタＱ８、Ｑ６に印加する信号Ｖ′０１、Ｖ’ｏ２を
抵抗Ｒ５、Ｒ６，Ｒ７および電流工、で所望のレベルに
自由に設定することができる。
５の実施例と異なる点は、上記第５の実施例が出力信号
ＶＯ１、ＶＯ２を直接トランジスタＱ８、Ｑ６のベース
にそれぞれ印加しているのに対し、本実施例では出力信
号ＶＯ□、ＶＯ２とバッファ回路ＣＫ３を通してトラン
ジスタＱ８、Ｑ６のベースに印加している点だけである
。このようにバッファ回路ＣＫ３を挿入すると、トラン
ジスタＱ８、Ｑ６に印加する信号Ｖ′０１、Ｖ’ｏ２を
抵抗Ｒ５、Ｒ６，Ｒ７および電流工、で所望のレベルに
自由に設定することができる。
第１０図は本発明の第７の実施例を示す図である。
本実施例が第８図に示す第５の実施例および第９図に示
す第６の実施例と異なる点は、本実施例における参照電
位発生回路ＧＫ２のトランジスタＱ６およびＱ８に印加
する信号Ｖ’Ｏｔおよびｖ′ｏ２を第１７図に示したラ
ッチ機能をもったバッファ回路ＣＫ３で発生させている
点だけである。上記のように信号Ｖ’０１およびｖ′０
□の振幅は０．８Ｖ程度と小さいので、上記第１７図の
回路を使用しても前記したような問題は生じない。
す第６の実施例と異なる点は、本実施例における参照電
位発生回路ＧＫ２のトランジスタＱ６およびＱ８に印加
する信号Ｖ’Ｏｔおよびｖ′ｏ２を第１７図に示したラ
ッチ機能をもったバッファ回路ＣＫ３で発生させている
点だけである。上記のように信号Ｖ’０１およびｖ′０
□の振幅は０．８Ｖ程度と小さいので、上記第１７図の
回路を使用しても前記したような問題は生じない。
第１１図は本発明に従ってラッチ機能をもたせたメモリ
ＬＳＩでバッファ・デコーダ回路の動作余裕度をさらに
増大させた第８の実施例である。バッファ回路ＣＫＩの
中のダイオードＤ１は、入力信号ＶＩＮ□を抵抗Ｒ７お
よび容量Ｃ１でレベルシフトした信号ｖｌＮ’１の高電
位をクランプするために、またトランジスタＱｌｌはＶ
’ ＩＮ□の低電位をクランプするために設けている。
ＬＳＩでバッファ・デコーダ回路の動作余裕度をさらに
増大させた第８の実施例である。バッファ回路ＣＫＩの
中のダイオードＤ１は、入力信号ＶＩＮ□を抵抗Ｒ７お
よび容量Ｃ１でレベルシフトした信号ｖｌＮ’１の高電
位をクランプするために、またトランジスタＱｌｌはＶ
’ ＩＮ□の低電位をクランプするために設けている。
これらのクランプ回路は入力信号ｖＩＮ１（またはＶ’
＋Ｎｘ）の振幅をトランジスタＱ１、Ｑ２、またはＱ３
、Ｑ４で構成しているカレントスイッチを駆動できる程
度の振幅（約０．４Ｖ）まで小さく低振幅化する働きが
あり、このようにすると、前記したようにトランジスタ
Ｑ１〜Ｑ４および電流源１１、Ｉ２を構成している各ト
ランジスタが飽和しにくくなる。メモリＬＳＩにおいて
は電源電圧および温度の変動によって入力信号ＶＩＮＩ
（またはＶ’１Ｎ１）のレベルが変化するため、参照電
位ｖｅｓの中間電位ＶＢＢ（Ｍ）のレベルにも電源電圧
および温度依存性を持たせることが要求される。第１２
図は一例として上記要求を満足する電源電圧依存性をも
つ参照電位Ｖｓｓ（Ｍ）の電位を示している。ここで信
号Ｖ’１Ｎ１（７）高電位Ｖ’＋Ｎｔ（Ｈ）および低電
位Ｖ’１Ｎｔ（Ｌ）、ならびに参照電位ｖＱＱｔ７）高
電位Ｖｓｓ（Ｈ）および低電位ＶａＢ（Ｌ）は、電源電
圧がある範囲内で変動するかぎりは、参照電位Ｖａｓ（
Ｍ）と上記第２図に示した電位関係になっていなければ
ならない。信号振幅を増大させずにこの条件を満足させ
るにはＶ’１Ｎ１（Ｈ）およびＶ’＋Ｎｚ（Ｌ）、ナラ
びにＶａｓ（Ｈ）およびＶｓａ（Ｌ）にも上記参照電位
Ｖｅｅ（Ｍ）と同様の電源電圧依存性を持たせればよく
、その様子を同図に示した。なお同図縦軸の電位はＶ’
ｌＮ１の振幅で規格化している。また温度依存性につい
ても上記と同様の議論が成立ち。
＋Ｎｘ）の振幅をトランジスタＱ１、Ｑ２、またはＱ３
、Ｑ４で構成しているカレントスイッチを駆動できる程
度の振幅（約０．４Ｖ）まで小さく低振幅化する働きが
あり、このようにすると、前記したようにトランジスタ
Ｑ１〜Ｑ４および電流源１１、Ｉ２を構成している各ト
ランジスタが飽和しにくくなる。メモリＬＳＩにおいて
は電源電圧および温度の変動によって入力信号ＶＩＮＩ
（またはＶ’１Ｎ１）のレベルが変化するため、参照電
位ｖｅｓの中間電位ＶＢＢ（Ｍ）のレベルにも電源電圧
および温度依存性を持たせることが要求される。第１２
図は一例として上記要求を満足する電源電圧依存性をも
つ参照電位Ｖｓｓ（Ｍ）の電位を示している。ここで信
号Ｖ’１Ｎ１（７）高電位Ｖ’＋Ｎｔ（Ｈ）および低電
位Ｖ’１Ｎｔ（Ｌ）、ならびに参照電位ｖＱＱｔ７）高
電位Ｖｓｓ（Ｈ）および低電位ＶａＢ（Ｌ）は、電源電
圧がある範囲内で変動するかぎりは、参照電位Ｖａｓ（
Ｍ）と上記第２図に示した電位関係になっていなければ
ならない。信号振幅を増大させずにこの条件を満足させ
るにはＶ’１Ｎ１（Ｈ）およびＶ’＋Ｎｚ（Ｌ）、ナラ
びにＶａｓ（Ｈ）およびＶｓａ（Ｌ）にも上記参照電位
Ｖｅｅ（Ｍ）と同様の電源電圧依存性を持たせればよく
、その様子を同図に示した。なお同図縦軸の電位はＶ’
ｌＮ１の振幅で規格化している。また温度依存性につい
ても上記と同様の議論が成立ち。
Ｖ’＋Ｎ１、ｖａＢに同一の温度依存性をもたせればよ
いことは明らかである。第１３図は参照電位ＶＳＳとク
ランプされた入力電位Ｖ’ＩＮ□に、所望の電源電圧お
よび温度依存性を持たせる方法の一例を示している。同
図において、電位Ｖｃｓ、 Ｖｔ、、 ＶＨは第１１図
のＶＯ２，ＶＬ、ＶＨにそれぞれ印加するものである。
いことは明らかである。第１３図は参照電位ＶＳＳとク
ランプされた入力電位Ｖ’ＩＮ□に、所望の電源電圧お
よび温度依存性を持たせる方法の一例を示している。同
図において、電位Ｖｃｓ、 Ｖｔ、、 ＶＨは第１１図
のＶＯ２，ＶＬ、ＶＨにそれぞれ印加するものである。
以下に一例として参照電位ｖａ８の中間電位Ｖｓｅ（Ｍ
）の電源電圧ＶＥＥ依存性および温度に対して最も依存
性の大きなトランジスタのベース・エミッタ間電圧ＶＢ
Ｅ依存性として ＶＢＢ（Ｍ）：（１−α）ＶＥＥ＋（１−＝２ａ）Ｖａ
Ｅ（１）ただしαは定数 という関係が要求された場合について具体的数値例を示
す。いま第１１図においてトランジスタＱ９およびＱＩ
Ｏを飽和させないため、電位Ｖｃｓを標準状態で−３，
６ｖに設定する。このためには、Ｒ７／Ｒ８＝３．５０
とする。このときのＶｃｓはＶｃｓ＝０．７７８ＶＥＥ
＋Ｏ，’５５６ＶａＥ（２）なる依存性をもつ。またＶ
ａａ（Ｍ）とＶａＢ（Ｈ）およびＶａＢ（Ｌ）の電格差
を標準状態で０．４ｖとするためには、第１１図におい
てＲ４／ Ｒ５＝ ｉ。
）の電源電圧ＶＥＥ依存性および温度に対して最も依存
性の大きなトランジスタのベース・エミッタ間電圧ＶＢ
Ｅ依存性として ＶＢＢ（Ｍ）：（１−α）ＶＥＥ＋（１−＝２ａ）Ｖａ
Ｅ（１）ただしαは定数 という関係が要求された場合について具体的数値例を示
す。いま第１１図においてトランジスタＱ９およびＱＩ
Ｏを飽和させないため、電位Ｖｃｓを標準状態で−３，
６ｖに設定する。このためには、Ｒ７／Ｒ８＝３．５０
とする。このときのＶｃｓはＶｃｓ＝０．７７８ＶＥＥ
＋Ｏ，’５５６ＶａＥ（２）なる依存性をもつ。またＶ
ａａ（Ｍ）とＶａＢ（Ｈ）およびＶａＢ（Ｌ）の電格差
を標準状態で０．４ｖとするためには、第１１図におい
てＲ４／ Ｒ５＝ ｉ。
Ｒ４／Ｒ６＝０．５とする。以上の条件のもとてＶＳａ
（Ｍ）に（１）式に示した依存性をもたせるためには、
第１１図の回路においてＲ３／Ｒ５＝Ｒ３／Ｒ６＝２．
００−２．２５ｃｚ トする。コノときＶＳａ（Ｈ）お
よびＶｅｅ（Ｌ）は（１）式と同様の依存性をもつ。ま
たＶ’ ＩＮｘ （Ｌ ）およびＶ’１Ｎ１（Ｈ）とｖ
ａＢ（Ｍ）との電位差を０．２ｖとし、かつ（１）式と
同様の依存性を持たせるには、Ｒ９／ Ｒ１０＝４．７
５−４．５０α、Ｒ１１／Ｒ１２＝４．２５−４．５０
αとすればよい。なおＲ１３、Ｒ１４はレベルシフト用
の抵抗であり、第１１図の抵抗Ｒ７と同一の電圧を発生
させるものである。なお第１３図に示した回路は単に一
例を示したのであって、所望の電源電圧および温度依存
性を持たせることができるものであれば、周知のどのよ
うな回路を用いてもよい。
（Ｍ）に（１）式に示した依存性をもたせるためには、
第１１図の回路においてＲ３／Ｒ５＝Ｒ３／Ｒ６＝２．
００−２．２５ｃｚ トする。コノときＶＳａ（Ｈ）お
よびＶｅｅ（Ｌ）は（１）式と同様の依存性をもつ。ま
たＶ’ ＩＮｘ （Ｌ ）およびＶ’１Ｎ１（Ｈ）とｖ
ａＢ（Ｍ）との電位差を０．２ｖとし、かつ（１）式と
同様の依存性を持たせるには、Ｒ９／ Ｒ１０＝４．７
５−４．５０α、Ｒ１１／Ｒ１２＝４．２５−４．５０
αとすればよい。なおＲ１３、Ｒ１４はレベルシフト用
の抵抗であり、第１１図の抵抗Ｒ７と同一の電圧を発生
させるものである。なお第１３図に示した回路は単に一
例を示したのであって、所望の電源電圧および温度依存
性を持たせることができるものであれば、周知のどのよ
うな回路を用いてもよい。
上記の説明ではｎｐｎトランジスタで構成した電流切換
回路に本発明を適用した例を示したが、第１４図に一実
施例を示したように、ｐｎｐトランジスタで構成した電
流切換回路に本発明を適用できることはもちろんである
。またバイポーラトランジスタの代りにＦＥＴを使用し
た類似の回路についても、本発明を同様に適用すること
ができる。
回路に本発明を適用した例を示したが、第１４図に一実
施例を示したように、ｐｎｐトランジスタで構成した電
流切換回路に本発明を適用できることはもちろんである
。またバイポーラトランジスタの代りにＦＥＴを使用し
た類似の回路についても、本発明を同様に適用すること
ができる。
上記のように本発明による半導体回路は、高低２種類の
電位をとる入力信号がベース（ゲート）に印加される第
１のトランジスタと、参照電位がベース（ゲート）に印
加され、かつエミッタ（ソース）が第１のトランジスタ
のエミッタ（ソース）と接続された第２のトランジスタ
と、上記第１のトランジスタのエミッタ（ソース）と第
２のトランジスタのエミッタ（ソース）に共通に接続さ
れた電流源と、上記第２のトランジスタのベース（ゲー
ト）に印加する参照電位を発生する参照電位発生回路と
からなる電流切換回路を有する半導体回路において、上
記参照電位発生回路はクロック信号に応答して、上記第
１のトランジスタのベース（ゲート）に印加される高低
２種類の電位の中間の電位と、上記高低２種類の電位の
うち高い方の電位よりさらに高い電位と、上記高低２種
類の電位のうち低い方の電位よりもさらに低い電位との
３種類の電位を発生し、上記クロック入力時点での入力
信号に対応した状態をラッチする機能をもっことにより
、従来のように電源電圧およびトランジスタの飽和によ
る制限から大振幅（約２．６ｖ以上）の信号を扱うこと
ができないというようなことがなく、大振幅の信号を発
生する入力バッファにラッチ機能をもたせることを可能
にした電流切換回路を有する半導体回路を得ることがで
きる。
電位をとる入力信号がベース（ゲート）に印加される第
１のトランジスタと、参照電位がベース（ゲート）に印
加され、かつエミッタ（ソース）が第１のトランジスタ
のエミッタ（ソース）と接続された第２のトランジスタ
と、上記第１のトランジスタのエミッタ（ソース）と第
２のトランジスタのエミッタ（ソース）に共通に接続さ
れた電流源と、上記第２のトランジスタのベース（ゲー
ト）に印加する参照電位を発生する参照電位発生回路と
からなる電流切換回路を有する半導体回路において、上
記参照電位発生回路はクロック信号に応答して、上記第
１のトランジスタのベース（ゲート）に印加される高低
２種類の電位の中間の電位と、上記高低２種類の電位の
うち高い方の電位よりさらに高い電位と、上記高低２種
類の電位のうち低い方の電位よりもさらに低い電位との
３種類の電位を発生し、上記クロック入力時点での入力
信号に対応した状態をラッチする機能をもっことにより
、従来のように電源電圧およびトランジスタの飽和によ
る制限から大振幅（約２．６ｖ以上）の信号を扱うこと
ができないというようなことがなく、大振幅の信号を発
生する入力バッファにラッチ機能をもたせることを可能
にした電流切換回路を有する半導体回路を得ることがで
きる。
第１図は本発明の基本概念を説明するための第１の実施
例を示す図、第２図は参照電位の電位レベルを入力信号
の電位レベルと対比して示す図、第３図、第４図、第５
図はそれぞれ本発明の第２、第３、第４の実施例を示す
図、第６図は上記第４の実施例におけるクロック信号と
信号電圧設定の一例を示す図、第７図は上記信号電圧設
定の他の例を示す図、第８図、第９図、第１０図はそれ
ぞれ本発明における第５、第６、第７の実施例を示す図
、第１１図はラッチ機能をもたせたメモリＬＳＩでバッ
ファ・デコーダ回路の動作余裕度を増大させた第８の実
施例を示す図、第１２図は電源電圧依存性をもつ参照電
位とクランプされた入力電位を示す図、第１３図は参照
電位とクランプされた入力電位に所望の電源電圧および
温度依存性をもたせる一例を示す図、第１４図はｐｎｐ
トランジスタで構成した電流切換回路を示す図、第１５
図は従来の半導体メモリの入力バッファ回路図、第１６
図は入力信号電位と参照電位との関係を示す図、第１７
図は従来のバッファにラッチ機能をもたせた回路を示す
図である。 ■□・・・電流源 Ｑｌ・・・第１のトランジスタ Ｑ２・・・第２のトランジスタ ＶＩＮよ・・・入力信号 ＶＩＮ□・・・クロック
信号ＶａＳ・・・参照電位 ＬＳ・・・レベルシ
フト回路ＣＫＩ・・・バッファ回路 ＣＫ２・・・参照電位発生回路 ＣＫ３・・・バッファ回路
例を示す図、第２図は参照電位の電位レベルを入力信号
の電位レベルと対比して示す図、第３図、第４図、第５
図はそれぞれ本発明の第２、第３、第４の実施例を示す
図、第６図は上記第４の実施例におけるクロック信号と
信号電圧設定の一例を示す図、第７図は上記信号電圧設
定の他の例を示す図、第８図、第９図、第１０図はそれ
ぞれ本発明における第５、第６、第７の実施例を示す図
、第１１図はラッチ機能をもたせたメモリＬＳＩでバッ
ファ・デコーダ回路の動作余裕度を増大させた第８の実
施例を示す図、第１２図は電源電圧依存性をもつ参照電
位とクランプされた入力電位を示す図、第１３図は参照
電位とクランプされた入力電位に所望の電源電圧および
温度依存性をもたせる一例を示す図、第１４図はｐｎｐ
トランジスタで構成した電流切換回路を示す図、第１５
図は従来の半導体メモリの入力バッファ回路図、第１６
図は入力信号電位と参照電位との関係を示す図、第１７
図は従来のバッファにラッチ機能をもたせた回路を示す
図である。 ■□・・・電流源 Ｑｌ・・・第１のトランジスタ Ｑ２・・・第２のトランジスタ ＶＩＮよ・・・入力信号 ＶＩＮ□・・・クロック
信号ＶａＳ・・・参照電位 ＬＳ・・・レベルシ
フト回路ＣＫＩ・・・バッファ回路 ＣＫ２・・・参照電位発生回路 ＣＫ３・・・バッファ回路
Claims (1)
- 高低２種類の電位をとる入力信号がベース（ゲート）
に印加される第１のトランジスタと、参照電位がベース
（ゲート）に印加され、かつエミッタ（ソース）が第１
のトランジスタのエミッタ（ソース）と接続された第２
のトランジスタと、上記第１のトランジスタのエミッタ
（ソース）と第２のトランジスタのエミッタ（ソース）
に共通に接続された電流源と、上記第２のトランジスタ
のベース（ゲート）に印加する参照電位を発生する参照
電位発生回路とからなる電流切換回路を有する半導体回
路において、上記参照電位発生回路はクロック信号に応
答して、上記第１のトランジスタのベース（ゲート）に
印加される高低２種類の電位の中間の電位と、上記高低
２種類の電位のうち高い方の電位よりさらに高い電位と
、上記高低２種類の電位のうち低い方の電位よりもさら
に低い電位との３種類の電位を発生し、上記クロック信
号入力時点での入力信号に対応した状態をラッチする機
能を有する半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59149370A JPH0644705B2 (ja) | 1984-07-20 | 1984-07-20 | 半導体回路 |
| US06/755,910 US4727265A (en) | 1984-07-20 | 1985-07-17 | Semiconductor circuit having a current switch circuit which imparts a latch function to an input buffer for generating high amplitude signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59149370A JPH0644705B2 (ja) | 1984-07-20 | 1984-07-20 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129213A true JPS6129213A (ja) | 1986-02-10 |
| JPH0644705B2 JPH0644705B2 (ja) | 1994-06-08 |
Family
ID=15473649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149370A Expired - Lifetime JPH0644705B2 (ja) | 1984-07-20 | 1984-07-20 | 半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4727265A (ja) |
| JP (1) | JPH0644705B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03231264A (ja) * | 1990-02-06 | 1991-10-15 | Canon Inc | カラー画像合成操作用の器具 |
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| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
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-
1984
- 1984-07-20 JP JP59149370A patent/JPH0644705B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-17 US US06/755,910 patent/US4727265A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644705B2 (ja) | 1994-06-08 |
| US4727265A (en) | 1988-02-23 |
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