JPS62293823A - 論理レベル変換回路 - Google Patents
論理レベル変換回路Info
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- JPS62293823A JPS62293823A JP62138323A JP13832387A JPS62293823A JP S62293823 A JPS62293823 A JP S62293823A JP 62138323 A JP62138323 A JP 62138323A JP 13832387 A JP13832387 A JP 13832387A JP S62293823 A JPS62293823 A JP S62293823A
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- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
本発明は、エミッタ結合トランジスタ対を用いるタイプ
の論理回路（ＥＣＬ、ＣＭＬ）とトランジスタ−トラン
ジスタ形の論理回路（ＴＴＬ）との間の論理レベルを変
換する回路であって；エミッタが結合された′少なくと
も１個の第１トランジスタおよび１個の第２トランジス
タを含み、前記該第１及び第２トランジスタの結合エミ
ッタと負電源電圧との間に主電流源を接続すると共に、
それらのコレクタをそれぞれ第１抵抗及び第２抵抗を経
て正電源電圧に接続し、第１トランジスタのベースを基
準電圧に接続すると共に第２トランジスタのベースがレ
ベル変換すべき入力信号を受信するようにしてあり、更
に第１及び第２ダイオードのアノードを大地に接続する
と共にそれらのカソードをそれぞれ第１トランジスタの
コレクタ及び第２トランジスタのコレクタに接続して成
る差動入力段と；コレクタ−エミッタパスが直列に接続
された第５トランジスタ及び第６トランジスタを含み、
第５トランジスタのエミッタを大地に、そのベースを第
１トランジスタのコレクタに、そのコレクタを第６トラ
ンジスタのエミッタにそれぞれ接続すると共に第６トラ
ンジスタのベースを第２トランジスタのコレクタに、そ
のコレクタを正電ａ電圧にそれぞれ接続し、第５トラン
ジスタのコレクタと第６トランジスタのエミッタの共通
接続点が変換回路の出力端子を構成するようにして成る
出力段とを具えた論理レベル変換回路に関するものであ
る。
の論理回路（ＥＣＬ、ＣＭＬ）とトランジスタ−トラン
ジスタ形の論理回路（ＴＴＬ）との間の論理レベルを変
換する回路であって；エミッタが結合された′少なくと
も１個の第１トランジスタおよび１個の第２トランジス
タを含み、前記該第１及び第２トランジスタの結合エミ
ッタと負電源電圧との間に主電流源を接続すると共に、
それらのコレクタをそれぞれ第１抵抗及び第２抵抗を経
て正電源電圧に接続し、第１トランジスタのベースを基
準電圧に接続すると共に第２トランジスタのベースがレ
ベル変換すべき入力信号を受信するようにしてあり、更
に第１及び第２ダイオードのアノードを大地に接続する
と共にそれらのカソードをそれぞれ第１トランジスタの
コレクタ及び第２トランジスタのコレクタに接続して成
る差動入力段と；コレクタ−エミッタパスが直列に接続
された第５トランジスタ及び第６トランジスタを含み、
第５トランジスタのエミッタを大地に、そのベースを第
１トランジスタのコレクタに、そのコレクタを第６トラ
ンジスタのエミッタにそれぞれ接続すると共に第６トラ
ンジスタのベースを第２トランジスタのコレクタに、そ
のコレクタを正電ａ電圧にそれぞれ接続し、第５トラン
ジスタのコレクタと第６トランジスタのエミッタの共通
接続点が変換回路の出力端子を構成するようにして成る
出力段とを具えた論理レベル変換回路に関するものであ
る。
このタイプの論理レベル変換回路は既に本願出願人によ
り製造され、ＡＣＨの商品名で市販されているが、この
回路は２つの低インピーダンス状態しか持たない欠点が
ある。
り製造され、ＡＣＨの商品名で市販されているが、この
回路は２つの低インピーダンス状態しか持たない欠点が
ある。
しかし、出力端子を並列に接続配置し得るこの種の回路
の必要性が増してきている。斯かる用途においてはこれ
ら回路をそれらの出力端子がそれらの入力端子に受信さ
れる信号と無関係に極めて ゛高いインピーダン
スを示す第３の状態にセットし得るようにする必要があ
る。この場合、並列に接続されたこれら回路のうちの（
ｎ−１）個の回路を第３状態にセットすることにより、
選択した１個の回路の出力端子のみをその入力端子に受
信される信号に応じて第１状態又は第２状態にすること
ができる。
の必要性が増してきている。斯かる用途においてはこれ
ら回路をそれらの出力端子がそれらの入力端子に受信さ
れる信号と無関係に極めて ゛高いインピーダン
スを示す第３の状態にセットし得るようにする必要があ
る。この場合、並列に接続されたこれら回路のうちの（
ｎ−１）個の回路を第３状態にセットすることにより、
選択した１個の回路の出力端子のみをその入力端子に受
信される信号に応じて第１状態又は第２状態にすること
ができる。
本発明の目的は第２の（追加の）主電流源を付加する必
要なしに斯かる第３の状態も有するようにした上述のタ
イプの論理レベル変換回路を提供することにある。
要なしに斯かる第３の状態も有するようにした上述のタ
イプの論理レベル変換回路を提供することにある。
この目的を達成するために、本発明は上−述のタイプの
論理レベル変換回路において、エミッタが結合された第
７及び第８トランジスタを具え、その結合エミッタを第
９トランジスタのコレクタに接続すると共に、この第１
トランジスタのベースを第２トランジスタのベースに、
そのエミッタを第１及び第２トランジスタのエミッタに
それぞれ接続し、第７トランジスタのベースを前記基準
電圧を受信するよう接続すると共にそのコレクタを大地
に接続し、第８トランジスタのベースを前記第３の状態
のための選択入力端子を構成する第１０トランジスタの
ベースに接続し、この第１０トランジスタのコレクタ及
びエミッタを大地及び第２トランジスタのベースにそれ
ぞれ接続し、第８トランジスタのコレクタを第２トラン
ジスタのコレクタに接続し、更に第３ダイオードを具え
、そのアノードを第５トランジスタのベースに、そのカ
ソードを第２トランジスタのコレクタに接続したことを
特徴とする。
論理レベル変換回路において、エミッタが結合された第
７及び第８トランジスタを具え、その結合エミッタを第
９トランジスタのコレクタに接続すると共に、この第１
トランジスタのベースを第２トランジスタのベースに、
そのエミッタを第１及び第２トランジスタのエミッタに
それぞれ接続し、第７トランジスタのベースを前記基準
電圧を受信するよう接続すると共にそのコレクタを大地
に接続し、第８トランジスタのベースを前記第３の状態
のための選択入力端子を構成する第１０トランジスタの
ベースに接続し、この第１０トランジスタのコレクタ及
びエミッタを大地及び第２トランジスタのベースにそれ
ぞれ接続し、第８トランジスタのコレクタを第２トラン
ジスタのコレクタに接続し、更に第３ダイオードを具え
、そのアノードを第５トランジスタのベースに、そのカ
ソードを第２トランジスタのコレクタに接続したことを
特徴とする。
入力レベルをシフトし得るようにした本発明の他の例で
は、差動入力段はコレクタが大地に接続され、ベースが
前記基準電圧を受信するように接続され且つエミッタが
第１トランジスタのベースに接続された第３トランジス
タと、ベースが前記入力信号を直接受信するよう接続さ
れ、エミッタが第２トランジスタのベースに接続され且
つコレクタが大地に接続された第４トランジスタとを具
え、第３トランジスタと第４トランジスタのエミッタに
第１及び第２補助電流源をそれぞれ接続した構成にする
。
は、差動入力段はコレクタが大地に接続され、ベースが
前記基準電圧を受信するように接続され且つエミッタが
第１トランジスタのベースに接続された第３トランジス
タと、ベースが前記入力信号を直接受信するよう接続さ
れ、エミッタが第２トランジスタのベースに接続され且
つコレクタが大地に接続された第４トランジスタとを具
え、第３トランジスタと第４トランジスタのエミッタに
第１及び第２補助電流源をそれぞれ接続した構成にする
。
好適例では、前記第３ダ・イオードを、ベースが第５ト
ランジスタのベースに、コレクタが第６トランジスタの
ベースにそれぞれ接続された第１１トランジスタのベー
スーエミ・ツクダイオードで構成し、第６トランジスタ
のベースと第２抵抗を第１１トランジスタのコレクタ−
エミッタパスを経て第２トランジスタのコレクタに接続
した構成にする。
ランジスタのベースに、コレクタが第６トランジスタの
ベースにそれぞれ接続された第１１トランジスタのベー
スーエミ・ツクダイオードで構成し、第６トランジスタ
のベースと第２抵抗を第１１トランジスタのコレクタ−
エミッタパスを経て第２トランジスタのコレクタに接続
した構成にする。
この場合、回路の第２ダイオード、第２トランジスタ及
び第８トランジスタが正電源電圧から絶縁されるため、
これら素子をそれぞれの接合のアバランシ降服電圧の限
界値に対応する逆電圧に耐えるものとする必要がなくな
る。
び第８トランジスタが正電源電圧から絶縁されるため、
これら素子をそれぞれの接合のアバランシ降服電圧の限
界値に対応する逆電圧に耐えるものとする必要がなくな
る。
また、第５トランジスタの飽和及び場合によっては第１
１トランジスタの飽和を阻止するのが望ましい。
１トランジスタの飽和を阻止するのが望ましい。
本発明の第１の変形例では、これらトランジスタをショ
ットキトランジスタとする。
ットキトランジスタとする。
第２の変形例では、ショットキ技術の使用を避けるため
に、第３抵抗を第１トランジスタのコレクタと第１抵抗
との間に直列に接続し、第４ダイオードと第５ダイオー
ドのアノードを第１抵抗と第３抵抗の共通接続点に接続
すると共に第４ダイオードのカソードを当該レベル変換
回路の出力端子に、第５ダイオードのカソードを第１１
トランジスタのコレクタにそれぞれ接続し、更に第３補
助電流源を第１トランジスタのコレクタと負電源電圧と
の間に接続し、第３抵抗の値と第３補助電流源の電流の
大きさとの積を第５トランジスタと第１１トランジスタ
の飽和が避けられる値に定めた構成にする。
に、第３抵抗を第１トランジスタのコレクタと第１抵抗
との間に直列に接続し、第４ダイオードと第５ダイオー
ドのアノードを第１抵抗と第３抵抗の共通接続点に接続
すると共に第４ダイオードのカソードを当該レベル変換
回路の出力端子に、第５ダイオードのカソードを第１１
トランジスタのコレクタにそれぞれ接続し、更に第３補
助電流源を第１トランジスタのコレクタと負電源電圧と
の間に接続し、第３抵抗の値と第３補助電流源の電流の
大きさとの積を第５トランジスタと第１１トランジスタ
の飽和が避けられる値に定めた構成にする。
図面につき本発明を説明する。
第１図は既知の２レベル変換回路を示す。この回路は少
なくとも２個のエミッタ結合トランジスタＴ、及びＴ２
を含む入力段を具える、トランジスタＴ１及びＴ２は負
電源電圧−■、に接続された主電流ｉｆ、（例えば５ｍ
Ａの電流を供給する）に接続する。トランジスタＴ、及
びＴ２のコレクタはそれぞれ抵抗Ｒ１及びＲ２を経て正
電源電圧＋ＶＣＣに接続する。２個のダイオードＤ１及
びＤ２のカソードをそれぞれトランジスタＴ、のコレク
タ（点Ｂ）とトランジスタＴ２のコレクタ （点Ａ）に
それぞれ接続し、それらのアノードを大地０■に接続す
る。トランジスタＴ１のベースは基準電圧に接続し、ト
ランジスタＴ２のベースは入力信号を受信する。
なくとも２個のエミッタ結合トランジスタＴ、及びＴ２
を含む入力段を具える、トランジスタＴ１及びＴ２は負
電源電圧−■、に接続された主電流ｉｆ、（例えば５ｍ
Ａの電流を供給する）に接続する。トランジスタＴ、及
びＴ２のコレクタはそれぞれ抵抗Ｒ１及びＲ２を経て正
電源電圧＋ＶＣＣに接続する。２個のダイオードＤ１及
びＤ２のカソードをそれぞれトランジスタＴ、のコレク
タ（点Ｂ）とトランジスタＴ２のコレクタ （点Ａ）に
それぞれ接続し、それらのアノードを大地０■に接続す
る。トランジスタＴ１のベースは基準電圧に接続し、ト
ランジスタＴ２のベースは入力信号を受信する。
入力レベルのシフトが必要な場合には、トランジスタＴ
Ｉのベースを、ベースが基準電圧Ｖ ＲＥＦを直接受信
すると共にコレクタが接地されたエミッタホロワ接続ト
ランジスタＴ、に接続する。同様に、トランジスタＴ２
のベースを、ベースが論理入力信号Ｅ＋を直接受信する
と共にコレクタが接地されたエミッタホロワ接続トラン
ジスタＴ４により駆動する。補助電流源Ｉ２及びＴ３（
例えば０、５ｍＡの電流を供給する）をトランジスタＴ
４及びＴ、のエミッタと負電源電圧−ＶＥＥとの間にそ
れぞれ接続する。トランジスタＴ、及びＴ４は入力レベ
ルＥ１と■□、ヲエミンクーベース電圧Ｖｓｔだけ引き
下げることができる。場合により、レベルコンパチビリ
ティを得るためにダイオードＤＩ４をトランジスタＴ４
のエミッタに直列に直接付加することもできる。
Ｉのベースを、ベースが基準電圧Ｖ ＲＥＦを直接受信
すると共にコレクタが接地されたエミッタホロワ接続ト
ランジスタＴ、に接続する。同様に、トランジスタＴ２
のベースを、ベースが論理入力信号Ｅ＋を直接受信する
と共にコレクタが接地されたエミッタホロワ接続トラン
ジスタＴ４により駆動する。補助電流源Ｉ２及びＴ３（
例えば０、５ｍＡの電流を供給する）をトランジスタＴ
４及びＴ、のエミッタと負電源電圧−ＶＥＥとの間にそ
れぞれ接続する。トランジスタＴ、及びＴ４は入力レベ
ルＥ１と■□、ヲエミンクーベース電圧Ｖｓｔだけ引き
下げることができる。場合により、レベルコンパチビリ
ティを得るためにダイオードＤＩ４をトランジスタＴ４
のエミッタに直列に直接付加することもできる。
２個のトランジスタＴ、及びＴ６のコレクターエミッタ
バスを直列に接続する。トランジスタＴ。
バスを直列に接続する。トランジスタＴ。
のエミッタを大地Ｏ■に接続し、そのコレクタをトラン
ジスタＴ６のエミッタに接続し、トランジスタＴ６のコ
レクタを正電源電圧子ＶＣＣに接続する。トランジスタ
ＴｓのベースをトランジスタＴ１のコレクタ（点Ｂ）に
、トランジスタＴ６のベースをトランジスタＴ２のコレ
クタ（点Ａ）に接続する。
ジスタＴ６のエミッタに接続し、トランジスタＴ６のコ
レクタを正電源電圧子ＶＣＣに接続する。トランジスタ
ＴｓのベースをトランジスタＴ１のコレクタ（点Ｂ）に
、トランジスタＴ６のベースをトランジスタＴ２のコレ
クタ（点Ａ）に接続する。
入力端子Ｅ１はエミッタ結合トランジスタ対を用いるタ
イプの論理回路（ＥＣＬ、ＣＭＬ）の信号を受信し、ト
ランジスタＴ６のエミッタとトランジスタＴ、のコレク
タの共通接続点がトランジスタ−トランジスタ論理回路
に対するレベル変換回路の出力端子Ｓを構成する。
イプの論理回路（ＥＣＬ、ＣＭＬ）の信号を受信し、ト
ランジスタＴ６のエミッタとトランジスタＴ、のコレク
タの共通接続点がトランジスタ−トランジスタ論理回路
に対するレベル変換回路の出力端子Ｓを構成する。
Ｅｌが高レベルのとき、トランジスタＴ４及びＴ２がタ
ーンオンし、電流Ｉ、が抵抗Ｒ２およびタイオードＤ２
を経て流れる。導通ダイオードＤ２は点Ａの電位を−■
ＩＩＥ（トランジスタのベース−エミッタ電圧！−ｉｏ
、７Ｖ）に固定する。この場合トランジスタＴ６がター
ンオフし、トランジスタＴ。
ーンオンし、電流Ｉ、が抵抗Ｒ２およびタイオードＤ２
を経て流れる。導通ダイオードＤ２は点Ａの電位を−■
ＩＩＥ（トランジスタのベース−エミッタ電圧！−ｉｏ
、７Ｖ）に固定する。この場合トランジスタＴ６がター
ンオフし、トランジスタＴ。
がターンオンする。これがため、出力端子Ｓは低出力イ
ンピーダンスで低レベルになる。Ｅｌが低レベルになる
と、トランジスタＴ、及びＴ１がターンオンし、Ｔ１が
トランジスタＴ、及びダイオードＤ、を経て流れる。導
通ダイオードＤ１は点Ｂの電位を−ＢＩＩＥに固定する
。この場合トランジスタＴｓがターンオフし、トランジ
スタＴ６がターンオンする。これがため出力端子Ｓは低
出力インピーダンスで高レベル■。ｃ ＶＩＥ（Ｔｌ
５）になる（ＶＩＩＥ（ＴＩ５）はトランジスタＴ６の
ベース−エミッタ電圧を示す）。
ンピーダンスで低レベルになる。Ｅｌが低レベルになる
と、トランジスタＴ、及びＴ１がターンオンし、Ｔ１が
トランジスタＴ、及びダイオードＤ、を経て流れる。導
通ダイオードＤ１は点Ｂの電位を−ＢＩＩＥに固定する
。この場合トランジスタＴｓがターンオフし、トランジ
スタＴ６がターンオンする。これがため出力端子Ｓは低
出力インピーダンスで高レベル■。ｃ ＶＩＥ（Ｔｌ
５）になる（ＶＩＩＥ（ＴＩ５）はトランジスタＴ６の
ベース−エミッタ電圧を示す）。
第２図に示す回路は、入力端子Ｅ、に供給される信号と
無関係にトランジスタＴ、及びＴ、が同時にターンオフ
し、出力インピーダンスが極めて高い第３の状態を取る
ことができる。これを達成するために、この変換回路は
追加の回路素子、即ちトランジスタＴ７．Ｔ１１Ｔ、及
びＴ、。とダイオードＤ３のアノードをトランジスタＴ
、のベースに、そのカソードをトランジスタＴ６のベー
スに接続する。トランジスタＴ、及びＴ８のエミッタを
結合する。トランジスタＴ、のベースをトランジスタＴ
３のベースに接続し、基準電圧ＶＩＩＥＦを受信させる
と共にそのコレクタを大地０■に接続する。
無関係にトランジスタＴ、及びＴ、が同時にターンオフ
し、出力インピーダンスが極めて高い第３の状態を取る
ことができる。これを達成するために、この変換回路は
追加の回路素子、即ちトランジスタＴ７．Ｔ１１Ｔ、及
びＴ、。とダイオードＤ３のアノードをトランジスタＴ
、のベースに、そのカソードをトランジスタＴ６のベー
スに接続する。トランジスタＴ、及びＴ８のエミッタを
結合する。トランジスタＴ、のベースをトランジスタＴ
３のベースに接続し、基準電圧ＶＩＩＥＦを受信させる
と共にそのコレクタを大地０■に接続する。
トランジスタＴｏのコレクタをトランジスタＴ２のコレ
クタ（点Ａ）に、そのベースをトランジスタＴ、。のベ
ースに接続する。トランジスタＴ、。のコレクタを大地
０■に接続し、そのエミッタをトランジスタＴ２のベー
スに接続する。
クタ（点Ａ）に、そのベースをトランジスタＴ、。のベ
ースに接続する。トランジスタＴ、。のコレクタを大地
０■に接続し、そのエミッタをトランジスタＴ２のベー
スに接続する。
−ダイオードＤＩ４をトランジスタＴ４のエミッタと直
列に接続する場合にはダイオードＤ１゜をトランジスタ
ＴＩＯのエミッタと直列に接続する。トランジスタＴ、
及びＴ、。は制御信号Ｅ２を受信し、後述の説明から明
らかとなるようにこの信号は高レベルのとき回路を第３
状態に駆動する。
列に接続する場合にはダイオードＤ１゜をトランジスタ
ＴＩＯのエミッタと直列に接続する。トランジスタＴ、
及びＴ、。は制御信号Ｅ２を受信し、後述の説明から明
らかとなるようにこの信号は高レベルのとき回路を第３
状態に駆動する。
第３図はＥｌとＥ２が低レベルである第１の状態に関す
るものである。この状態ではトランジスタＴ ｚ 、
Ｔ ａ及びＴ９がターンオフされ、トランジスタＴ１が
ターンオンされるため、電流■、がダイオードＤＩ（電
流！Ｉ、１）と抵抗Ｒ＋ （電ｆｉｒ、ｌｔ）とに分配
される。導通ダイオードＤ１は点Ｂの電位を大地（０■
）に対し一■。、に固定し、これがためトランジスタＴ
、がターンオフする。他方トランジスタＴ２及びＴ８が
ターンオフし、且つダイニードＤ２及びＤ３が互に逆方
向に接続されているため、抵抗Ｒ２には何の電流も流れ
ない。従って、トランジスタＴ６がターンオンして低出
力インピーダンス状態になる。
るものである。この状態ではトランジスタＴ ｚ 、
Ｔ ａ及びＴ９がターンオフされ、トランジスタＴ１が
ターンオンされるため、電流■、がダイオードＤＩ（電
流！Ｉ、１）と抵抗Ｒ＋ （電ｆｉｒ、ｌｔ）とに分配
される。導通ダイオードＤ１は点Ｂの電位を大地（０■
）に対し一■。、に固定し、これがためトランジスタＴ
、がターンオフする。他方トランジスタＴ２及びＴ８が
ターンオフし、且つダイニードＤ２及びＤ３が互に逆方
向に接続されているため、抵抗Ｒ２には何の電流も流れ
ない。従って、トランジスタＴ６がターンオンして低出
力インピーダンス状態になる。
この動作状態は
と書き表わせる。ここでＶＤ＋はダイオードＤ１の端子
間電圧を示す。
間電圧を示す。
第４図は、Ｅ、が高レベルでＥ！が低レベルである第２
の状態に関するものである。この状態ではトランジスタ
Ｔ ｚ、 Ｔ ’ｒ及びＴ、がターンオンし、トランジ
スタＴ１及びＴｓがターンオフするため、電流Ｉ、がト
ランジスタＴ２とＴ、とに分配され、トランジスタＴ、
を流れる電流！８の部分はトランジスタＴ、を経て大地
に供給される。トランジスタＴ２を流れる電流Ｉの部分
ｋＩＩ（ここでｋく１）のみがアクティブである。回路
パラメータをダイオードＤ２に何の電流も流れないよう
に選、沢する。トランジスタＴ、がターンオンし、Ｉｏ
＋＝ Ｌ＋ Ｉ Ｉ？！１ になる。ここで、１０３． １□＋Ｉ［ｌＴ５はそれぞ
れダイオードＤ３、抵抗Ｒ１及びトランジスタＴ５のベ
ースを流れる電流を示す。
の状態に関するものである。この状態ではトランジスタ
Ｔ ｚ、 Ｔ ’ｒ及びＴ、がターンオンし、トランジ
スタＴ１及びＴｓがターンオフするため、電流Ｉ、がト
ランジスタＴ２とＴ、とに分配され、トランジスタＴ、
を流れる電流！８の部分はトランジスタＴ、を経て大地
に供給される。トランジスタＴ２を流れる電流Ｉの部分
ｋＩＩ（ここでｋく１）のみがアクティブである。回路
パラメータをダイオードＤ２に何の電流も流れないよう
に選、沢する。トランジスタＴ、がターンオンし、Ｉｏ
＋＝ Ｌ＋ Ｉ Ｉ？！１ になる。ここで、１０３． １□＋Ｉ［ｌＴ５はそれぞ
れダイオードＤ３、抵抗Ｒ１及びトランジスタＴ５のベ
ースを流れる電流を示す。
これがため、点Ａの電位は
Ｖ ｌｌ１ｔｓ Ｖ ｎ：＋Ｚ ＯＶになる。ここで
Ｖ ｆｌＥＴｓはトランジスタＴ５のベースエミッタ電
圧を示し、ＶＢ２はダイオードＤ、の端子間電圧を示す
。このようにトランジスタＴ６のベースが略々０■にな
るため、トランジスタＴ。
Ｖ ｆｌＥＴｓはトランジスタＴ５のベースエミッタ電
圧を示し、ＶＢ２はダイオードＤ、の端子間電圧を示す
。このようにトランジスタＴ６のベースが略々０■にな
るため、トランジスタＴ。
はターンオフする。低いコレクターエミッタ電圧ＶＣ！
で動作するトランジスタＴ、の飽和はショットキダイオ
ードにより阻止される。
で動作するトランジスタＴ、の飽和はショットキダイオ
ードにより阻止される。
この場合の回路の動作方程式は電流に関し次のように書
き表わせる。
き表わせる。
Ｒ。
又は
係数には常に１より小さく、トランジスタＴ２及びＴ、
のエミッタ面積Ｓ Ｅ４２及びＳ、７９の比により決ま
ること明らかである。即ち、 第５図は入力Ｅ２が高レベルである第３の状態（入力Ｅ
１の状態と無関係）に関するものである。
のエミッタ面積Ｓ Ｅ４２及びＳ、７９の比により決ま
ること明らかである。即ち、 第５図は入力Ｅ２が高レベルである第３の状態（入力Ｅ
１の状態と無関係）に関するものである。
二の状態ではトランジスタＴ２．Ｔ、及びＴ、がターン
オンし、トランジスタＴ１及びＴ７がターンオフする。
オンし、トランジスタＴ１及びＴ７がターンオフする。
十分大きな電流Ｉｌ、即ちＩＲｚ＋Ｉｎ＋＋より大きな
電流１１を選択することにより電流■。２をダイオード
Ｄ２に流して点Ａを大地ＯＶに対して電位ＶＤ２にバイ
アスすることができる。
電流１１を選択することにより電流■。２をダイオード
Ｄ２に流して点Ａを大地ＯＶに対して電位ＶＤ２にバイ
アスすることができる。
これがため、
ｒ ＋ ＝ ｒ Ｒ２＋ Ｉ ＩＩＺ＋ Ｉ Ｏ！トラ
ンジスタＴ６のベースは電位−ＶＯ２に接続されるため
、このトランジスタはターンオフする。
ンジスタＴ６のベースは電位−ＶＯ２に接続されるため
、このトランジスタはターンオフする。
トランジスタＴ、のベース電位は
Ｖ ｏｚ ＋ Ｖ Ｄ３ ｚ ○ ■になるため、こ
のトランジスタもターンオフする。
のトランジスタもターンオフする。
これがため、ＩＯ：１＝ＩＲ１になる。
トランジスタＴ、及びＴ６が同時にターンオフするため
、点Ｓは■、〉０で開回路（略々無限大のインピーダン
ス）に等価になる（ここで■、は点Ｓの電圧を示す）。
、点Ｓは■、〉０で開回路（略々無限大のインピーダン
ス）に等価になる（ここで■、は点Ｓの電圧を示す）。
この場合の回路の動作方程式は次のように書き表わせる
。
。
これがため、種々の状態における回路の動作方程式は次
のように書き表わせる。
のように書き表わせる。
いため、式（Ｉ）は弐（３）が満足されるときに満足さ
れる。
れる。
式（２）の最初の２辺を式（３）の最初の２辺で割算す
ると、 になり、これは Ｐ。
ると、 になり、これは Ｐ。
と簡単化することができる。
条件（３）及び（４）が同時に満足され、且つであれば
、回路の動作が保証される。
、回路の動作が保証される。
第６図ではダイオードＤコの代わりに、べ一久をトラン
ジスタＴｓのベースに、コレクタをトランジスタＴ６の
ベースに、エミッタをトランジスタＴ２のコレクタ（点
Ａ）にそれぞれ接続したショットキ型が好ましいトラン
ジスタＴ１１を用いている。
ジスタＴｓのベースに、コレクタをトランジスタＴ６の
ベースに、エミッタをトランジスタＴ２のコレクタ（点
Ａ）にそれぞれ接続したショットキ型が好ましいトラン
ジスタＴ１１を用いている。
第１状態ではトランジスタＴ１１がターンオフし、点Ａ
が電源電圧ＶＣＣから切り離されるため、タイオードＤ
２及びトランジスタＴ８及びＴ２をそれらの接合のアバ
ランシ降服電圧の限界値に対応する逆電圧に耐えるもの
とする必要がなくなる。
が電源電圧ＶＣＣから切り離されるため、タイオードＤ
２及びトランジスタＴ８及びＴ２をそれらの接合のアバ
ランシ降服電圧の限界値に対応する逆電圧に耐えるもの
とする必要がなくなる。
他の２つの状態ではトランジスタＴ１１は極めて低いコ
レクターエミッタ電圧（２００ｍＶ程度）でターンオン
し、そのエミッターベースダイオードがダイオードＤ、
のａ能をなす。
レクターエミッタ電圧（２００ｍＶ程度）でターンオン
し、そのエミッターベースダイオードがダイオードＤ、
のａ能をなす。
第７図は第６図の変形例を示し、本例ではショットキ形
でなくバイポーラ形のトランジスタＴ。
でなくバイポーラ形のトランジスタＴ。
及びＴ１１を用い、これらトランジスタの飽和を抵抗Ｒ
５と２個のダイオードＤ４及びり、により阻止するよう
にしである。しかし、この変形例は補助電流を必要とす
る。抵抗Ｒ３をトランジスタＴ。
５と２個のダイオードＤ４及びり、により阻止するよう
にしである。しかし、この変形例は補助電流を必要とす
る。抵抗Ｒ３をトランジスタＴ。
及びＴ１１のベースの共通接続点（点Ｂ）とダイオード
Ｄ４及びり、のアノードの共通接続点との間に接続する
。ダイオードＤ４及びり、のカソードをトランジスタＴ
５及びＴ１１のコレクタにそれぞれ接続する。補助電流
源Ｉ４は例えば０．５ｍＡの電流を供給し、これを点Ｂ
と負電源電圧−ＶＥＥとの間に接続する。
Ｄ４及びり、のアノードの共通接続点との間に接続する
。ダイオードＤ４及びり、のカソードをトランジスタＴ
５及びＴ１１のコレクタにそれぞれ接続する。補助電流
源Ｉ４は例えば０．５ｍＡの電流を供給し、これを点Ｂ
と負電源電圧−ＶＥＥとの間に接続する。
トランジスタＴ、又はＴＩＩがターンオンすると、その
コレクターエミッタ電圧ＶＣＥ （ＴＳ、ＴＩ１）はシ
ｃｔｃＴｓ、Ｔ＋１） ＝ ＶＩＩＥ（ＴＳ、 Ｔｌ１
）＋ Ｒ３Ｉ４ ＶＤ（０４，０％） ＺＲ：＋１４
になる。ここで、ＶＩＬＥ（ＴＳ、ＴＩ１）はターンオ
ントランジスタＴ、又はＴＩＩのベース−エミッタ電圧
を示し、ＶＤ（Ｄ４．ＤＳ）は導通ダイオードＤ４又は
り、の両端間電圧を示す。
コレクターエミッタ電圧ＶＣＥ （ＴＳ、ＴＩ１）はシ
ｃｔｃＴｓ、Ｔ＋１） ＝ ＶＩＩＥ（ＴＳ、 Ｔｌ１
）＋ Ｒ３Ｉ４ ＶＤ（０４，０％） ＺＲ：＋１４
になる。ここで、ＶＩＬＥ（ＴＳ、ＴＩ１）はターンオ
ントランジスタＴ、又はＴＩＩのベース−エミッタ電圧
を示し、ＶＤ（Ｄ４．ＤＳ）は導通ダイオードＤ４又は
り、の両端間電圧を示す。
これがため、この場合には低レベル状態の出力電圧（Ｒ
，１，）に略々等しい）をトランジスタ′Ｆ５の製造公
差により生ずるパラメータの変化に不感応にすることが
できる。
，１，）に略々等しい）をトランジスタ′Ｆ５の製造公
差により生ずるパラメータの変化に不感応にすることが
できる。
第１図は既知の論理レベル変換回路の回路図、第２図は
本発明論理レベル変換回路の第１実施例の回路図、 第３．４及び５図は第２図に示す回路の３つの出力状態
における動作状態に関する等価回路図、第６図は本発明
回路の好適実施例の回路図、第７図は第６図の回路の変
形例の回路図である。 Ｔ１〜ＴＩＩ・・・第１〜第１１トランジスタＤ、〜Ｄ
、・・・第１〜第５トランジスタＲ８〜Ｒ３・・・第１
〜第３抵抗 １１・・・主電流源 ｒｔ−１４・・・第１〜第３補助電流源Ｅ＋、Ｅｚ・・
・入力端子 Ｓ・・・出力端子 特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンフアプリケ
本発明論理レベル変換回路の第１実施例の回路図、 第３．４及び５図は第２図に示す回路の３つの出力状態
における動作状態に関する等価回路図、第６図は本発明
回路の好適実施例の回路図、第７図は第６図の回路の変
形例の回路図である。 Ｔ１〜ＴＩＩ・・・第１〜第１１トランジスタＤ、〜Ｄ
、・・・第１〜第５トランジスタＲ８〜Ｒ３・・・第１
〜第３抵抗 １１・・・主電流源 ｒｔ−１４・・・第１〜第３補助電流源Ｅ＋、Ｅｚ・・
・入力端子 Ｓ・・・出力端子 特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンフアプリケ
Claims (1)
- 【特許請求の範囲】 １、エミッタ結合トランジスタ対を用いるタイプの論理
回路（ＥＣＬ、ＣＭＬ）とトランジスタ−トランジスタ
形の論理回路（ＴＴＬ）との間の論理レベルを変換する
回路であって；エミッタが結合された少なくとも１個の
第１トランジスタ（Ｔ＿１）および１個の第２トランジ
スタ（Ｔ＿２）を含み、前記該第１及び第２トランジス
タの結合エミッタと負電源電圧との間に主電流源（Ｉ＿
１）を接続すると共に、それらのコレクタをそれぞれ第
１抵抗（Ｒ＿１）及び第２抵抗（Ｒ＿２）を経て正電源
電圧に接続し、第１トランジスタ（Ｔ＿１）のベースを
基準電圧（Ｖ＿Ｒ＿Ｅ＿Ｆ）に接続すると共に第２トラ
ンジスタのベースがレベル変換すべき入力信号（Ｅ＿１
）を受信するようにしてあり、更に第１及び第２ダイオ
ード（Ｄ＿１及びＤ＿２）のアノードを大地に接続する
と共にそれらのカソードをそれぞれ第１トランジスタ（
Ｔ＿１）のコレクタ及び第２トランジスタ（Ｔ＿２）の
コレクタに接続して成る差動入力段と；コレクタ−エミ
ッタパスが直列に接続された第５トランジスタ（Ｔ＿５
）及び第６トランジスタ（Ｔ＿６）を含み、第５トラン
ジスタ（Ｔ＿５）のエミッタを大地に、そのベースを第
１トランジスタ（Ｔ＿１）のコレクタに、そのコレクタ
を第６トランジスタ（Ｔ＿６）のエミッタにそれぞれ接
続すると共に第６トランジスタ（Ｔ＿６）のベースを第
２トランジスタ（Ｔ＿２）のコレクタに、そのコレクタ
を正電源電圧にそれぞれ接続し、第５トランジスタ（Ｔ
＿５）のコレクタと第６トランジスタ（Ｔ＿６）のエミ
ッタの共通接続点が変換回路の出力端子（Ｓ）を構成す
るようにして成る出力段とを具えた論理レベル変換回路
において、出力端子に高出力インピーダンスを示す第３
の状態を実現するために、当該論理レベル変換回路はエ
ミッタが結合された第７及び第８トランジスタ（Ｔ＿７
及びＴ＿８）を具え、その結合エミッタを第９トランジ
スタ（Ｔ＿９）のコレクタに接続すると共に、この第９
トランジスタのベースを第２トランジスタ（Ｔ＿２）の
ベースに、そのエミッタを第１および第２トランジスタ
（Ｔ＿１及びＴ＿２）のエミッタにそれぞ接続し、第７
トランジスタ（Ｔ＿７）のベースを前記基準電圧を受信
するよう接続すると共にそのコレクタを大地に接続し、
第８トランジスタ（Ｔ＿８）のベースを前記第３の状態
のための選択入力端子（Ｅ＿２）を構成する第１０トラ
ンジスタ（Ｔ＿１＿０）のベースに接続し、この第１０
トランジスタのコレクタ及びエミッタを大地及び第２ト
ランジスタ（Ｔ＿２）のベースにそれぞれ接続し、第８
トランジスタ（Ｔ＿８）のコレクタを第２トランジスタ
（Ｔ＿２）のコレクタに接続し、更に第３ダイオード（
Ｄ＿３）を具え、そのアノードを第５トランジスタ（Ｔ
＿５）のベースに、そのカソードを第２トランジスタ（
Ｔ＿２）のコレクタにそれぞれ接続したことを特徴とす
る論理レベル変換回路。 ２、前記差動入力段はコレクタが大地に接続されベース
が前記基準電圧を受信するように接続され且つエミッタ
が第１トランジスタ（Ｔ＿１）のベースに接続された第
３トランジスタ（Ｔ＿３）と、ベースが前記入力信号を
直接受信するよう接続され、エミッタが第２トランジス
タ （Ｔ＿２）のベースに接続され且つコレクタが大地に接
続された第４トランジスタ（Ｔ＿４）とを具え、第３ト
ランジスタ（Ｔ＿３）と第４トランジスタ（Ｔ＿４）の
エミッタに第１及び第２補助電流源（Ｉ＿２及びＩ＿３
）をそれぞれ接続してあることを特徴とする特許請求の
範囲第１項記載の論理レベル変換回路。 ３、前記第３ダイオード（Ｄ＿３）を、ベースが第５ト
ランジスタ（Ｔ＿５）のベースに、コレクタが第６トラ
ンジスタ（Ｔ＿６）のベースにそれぞれ接続された第１
１トランジスタ（Ｔ＿１＿１）のベース−エミッタダイ
オードで構成し、第６トランジスタ（Ｔ＿６）のベース
と第２抵抗（Ｒ＿２）を第１１トランジスタ（Ｔ＿１＿
１）のコレクタ−エミッタパスを経て第２トランジスタ
（Ｔ＿２）のコレクタに接続してあることを特徴とする
特許請求の範囲第１又は２項記載の論理レベル変換回路
。 ４、第５トランジスタ（Ｔ＿５）はショットキトランジ
スタであることを特徴とする特許請求の範囲第１又は３
項記載の論理レベル変換回路。 ５、第１１トランジスタ（Ｔ＿１＿１）はショットキト
ランジスタであることを特徴とする特許請求の範囲第３
項に従属する特許請求の範囲第４項記載の論理レベル変
換回路。 ６、第３抵抗（Ｒ＿３）を第１トランジスタ（Ｔ＿１）
のコレクタと第１抵抗（Ｒ＿１）との間に直列に接続し
、第４ダイオード（Ｄ＿４）と第５ダイオード（Ｄ＿５
）のアノードを第１抵抗（Ｒ＿１）と第３抵抗（Ｒ＿３
）の共通接続点に接続すると共に第４ダイオード（Ｄ＿
４）のカソードを当該レベル変換回路の出力端子（Ｓ）
に、第５ダイオード（Ｄ＿５）のカソードを第１１トラ
ンジスタ（Ｔｌ、）のコレクタにそれぞれ接続し、更に
第３補助電流源（Ｉ＿４）を第１トランジスタ（Ｔ＿１
）のコレクタと負電源電圧との間に接続し、第３抵抗（
Ｒ＿３）の値と第３補助電流源（Ｉ＿４）の電流の大き
さとの積を第５トランジスタ（Ｔ＿５）と第１１トラン
ジスタ（Ｔ＿１＿１）の飽和が避けられる値に定めてあ
ることを特徴とする特許請求の範囲第３項記載の論理レ
ベル変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8608184A FR2599911B1 (fr) | 1986-06-06 | 1986-06-06 | Circuit convertisseur de niveaux logiques a trois etats |
| FR8608184 | 1986-06-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293823A true JPS62293823A (ja) | 1987-12-21 |
Family
ID=9336082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138323A Pending JPS62293823A (ja) | 1986-06-06 | 1987-06-03 | 論理レベル変換回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4864166A (ja) |
| EP (1) | EP0248473B1 (ja) |
| JP (1) | JPS62293823A (ja) |
| KR (1) | KR950002090B1 (ja) |
| DE (1) | DE3769850D1 (ja) |
| FR (1) | FR2599911B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857776A (en) * | 1987-11-20 | 1989-08-15 | Tandem Computers Incorporated | True TTL output translator-driver with true ECL tri-state control |
| US4980582A (en) * | 1989-02-03 | 1990-12-25 | National Semiconductor Corporation | High speed ECL input buffer for vertical fuse arrays |
| GB2232313B (en) * | 1989-05-25 | 1994-03-09 | Motorola Inc | Logic interface circuit |
| US4998029A (en) * | 1989-07-03 | 1991-03-05 | Motorola, Inc. | Dual supply ECL to TTL translator |
| US5068552A (en) * | 1990-09-10 | 1991-11-26 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| USRE34771E (en) * | 1989-09-11 | 1994-11-01 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| US5177380A (en) * | 1990-02-09 | 1993-01-05 | Cray Research, Inc. | ECL latch with single-ended and differential inputs |
| US5124591A (en) * | 1990-09-04 | 1992-06-23 | International Business Machines Corporation | Low power push pull driver |
| US5159216A (en) * | 1990-10-25 | 1992-10-27 | Triquint Semiconductor, Inc. | Precision tristate output driver circuit having a voltage clamping feature |
| US5124590A (en) * | 1991-08-12 | 1992-06-23 | Advanced Micro Devices, Inc. | CMOS tri-mode input buffer |
| US5256917A (en) * | 1992-04-03 | 1993-10-26 | Motorola, Inc. | ECL logic gate with voltage protection |
| DE4321483C2 (de) * | 1993-06-28 | 1995-04-20 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5628528A (en) * | 1980-04-25 | 1981-03-20 | Fujitsu Ltd | Electronic circuit |
| US4490630A (en) * | 1982-06-30 | 1984-12-25 | International Business Machines Corporation | Current switch emitter follower with current mirror coupled push-pull output stage |
| ATE50895T1 (de) * | 1984-11-02 | 1990-03-15 | Advanced Micro Devices Inc | Integrierte schaltungsvorrichtung, die eingangssignale annimmt und ausgangssignale erzeugt auf den hoehen verschiedener logischer scharen. |
-
1986
- 1986-06-06 FR FR8608184A patent/FR2599911B1/fr not_active Expired
-
1987
- 1987-05-27 DE DE8787200978T patent/DE3769850D1/de not_active Expired - Lifetime
- 1987-05-27 EP EP87200978A patent/EP0248473B1/fr not_active Expired - Lifetime
- 1987-06-03 JP JP62138323A patent/JPS62293823A/ja active Pending
- 1987-06-04 KR KR1019870005646A patent/KR950002090B1/ko not_active IP Right Cessation
-
1989
- 1989-02-14 US US07/312,361 patent/US4864166A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4864166A (en) | 1989-09-05 |
| EP0248473A1 (fr) | 1987-12-09 |
| KR950002090B1 (ko) | 1995-03-10 |
| FR2599911A1 (fr) | 1987-12-11 |
| KR890001287A (ko) | 1989-03-20 |
| DE3769850D1 (de) | 1991-06-13 |
| FR2599911B1 (fr) | 1988-08-12 |
| EP0248473B1 (fr) | 1991-05-08 |
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