JPS62293823A - 論理レベル変換回路 - Google Patents

論理レベル変換回路

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JPS62293823A
JPS62293823A JP62138323A JP13832387A JPS62293823A JP S62293823 A JPS62293823 A JP S62293823A JP 62138323 A JP62138323 A JP 62138323A JP 13832387 A JP13832387 A JP 13832387A JP S62293823 A JPS62293823 A JP S62293823A
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collector
emitter
logic level
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JP62138323A
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ヘルベルト・フロアフエン
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Philips Gloeilampenfabrieken NV
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    • HELECTRICITY
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    • H03K19/082Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/0823Multistate logic
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/018Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01806Interface arrangements
    • H03K19/01812Interface arrangements with at least one differential stage

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 3、発明の詳細な説明 本発明は、エミッタ結合トランジスタ対を用いるタイプ
の論理回路(ECL、CML)とトランジスタ−トラン
ジスタ形の論理回路(TTL)との間の論理レベルを変
換する回路であって;エミッタが結合された′少なくと
も1個の第1トランジスタおよび1個の第2トランジス
タを含み、前記該第1及び第2トランジスタの結合エミ
ッタと負電源電圧との間に主電流源を接続すると共に、
それらのコレクタをそれぞれ第1抵抗及び第2抵抗を経
て正電源電圧に接続し、第1トランジスタのベースを基
準電圧に接続すると共に第2トランジスタのベースがレ
ベル変換すべき入力信号を受信するようにしてあり、更
に第1及び第2ダイオードのアノードを大地に接続する
と共にそれらのカソードをそれぞれ第1トランジスタの
コレクタ及び第2トランジスタのコレクタに接続して成
る差動入力段と;コレクタ−エミッタパスが直列に接続
された第5トランジスタ及び第6トランジスタを含み、
第5トランジスタのエミッタを大地に、そのベースを第
1トランジスタのコレクタに、そのコレクタを第6トラ
ンジスタのエミッタにそれぞれ接続すると共に第6トラ
ンジスタのベースを第2トランジスタのコレクタに、そ
のコレクタを正電a電圧にそれぞれ接続し、第5トラン
ジスタのコレクタと第6トランジスタのエミッタの共通
接続点が変換回路の出力端子を構成するようにして成る
出力段とを具えた論理レベル変換回路に関するものであ
る。
このタイプの論理レベル変換回路は既に本願出願人によ
り製造され、ACHの商品名で市販されているが、この
回路は2つの低インピーダンス状態しか持たない欠点が
ある。
しかし、出力端子を並列に接続配置し得るこの種の回路
の必要性が増してきている。斯かる用途においてはこれ
ら回路をそれらの出力端子がそれらの入力端子に受信さ
れる信号と無関係に極めて    ゛高いインピーダン
スを示す第3の状態にセットし得るようにする必要があ
る。この場合、並列に接続されたこれら回路のうちの(
n−1)個の回路を第3状態にセットすることにより、
選択した1個の回路の出力端子のみをその入力端子に受
信される信号に応じて第1状態又は第2状態にすること
ができる。
本発明の目的は第2の(追加の)主電流源を付加する必
要なしに斯かる第3の状態も有するようにした上述のタ
イプの論理レベル変換回路を提供することにある。
この目的を達成するために、本発明は上−述のタイプの
論理レベル変換回路において、エミッタが結合された第
7及び第8トランジスタを具え、その結合エミッタを第
9トランジスタのコレクタに接続すると共に、この第1
トランジスタのベースを第2トランジスタのベースに、
そのエミッタを第1及び第2トランジスタのエミッタに
それぞれ接続し、第7トランジスタのベースを前記基準
電圧を受信するよう接続すると共にそのコレクタを大地
に接続し、第8トランジスタのベースを前記第3の状態
のための選択入力端子を構成する第10トランジスタの
ベースに接続し、この第10トランジスタのコレクタ及
びエミッタを大地及び第2トランジスタのベースにそれ
ぞれ接続し、第8トランジスタのコレクタを第2トラン
ジスタのコレクタに接続し、更に第3ダイオードを具え
、そのアノードを第5トランジスタのベースに、そのカ
ソードを第2トランジスタのコレクタに接続したことを
特徴とする。
入力レベルをシフトし得るようにした本発明の他の例で
は、差動入力段はコレクタが大地に接続され、ベースが
前記基準電圧を受信するように接続され且つエミッタが
第1トランジスタのベースに接続された第3トランジス
タと、ベースが前記入力信号を直接受信するよう接続さ
れ、エミッタが第2トランジスタのベースに接続され且
つコレクタが大地に接続された第4トランジスタとを具
え、第3トランジスタと第4トランジスタのエミッタに
第1及び第2補助電流源をそれぞれ接続した構成にする
好適例では、前記第3ダ・イオードを、ベースが第5ト
ランジスタのベースに、コレクタが第6トランジスタの
ベースにそれぞれ接続された第11トランジスタのベー
スーエミ・ツクダイオードで構成し、第6トランジスタ
のベースと第2抵抗を第11トランジスタのコレクタ−
エミッタパスを経て第2トランジスタのコレクタに接続
した構成にする。
この場合、回路の第2ダイオード、第2トランジスタ及
び第8トランジスタが正電源電圧から絶縁されるため、
これら素子をそれぞれの接合のアバランシ降服電圧の限
界値に対応する逆電圧に耐えるものとする必要がなくな
る。
また、第5トランジスタの飽和及び場合によっては第1
1トランジスタの飽和を阻止するのが望ましい。
本発明の第1の変形例では、これらトランジスタをショ
ットキトランジスタとする。
第2の変形例では、ショットキ技術の使用を避けるため
に、第3抵抗を第1トランジスタのコレクタと第1抵抗
との間に直列に接続し、第4ダイオードと第5ダイオー
ドのアノードを第1抵抗と第3抵抗の共通接続点に接続
すると共に第4ダイオードのカソードを当該レベル変換
回路の出力端子に、第5ダイオードのカソードを第11
トランジスタのコレクタにそれぞれ接続し、更に第3補
助電流源を第1トランジスタのコレクタと負電源電圧と
の間に接続し、第3抵抗の値と第3補助電流源の電流の
大きさとの積を第5トランジスタと第11トランジスタ
の飽和が避けられる値に定めた構成にする。
図面につき本発明を説明する。
第1図は既知の2レベル変換回路を示す。この回路は少
なくとも2個のエミッタ結合トランジスタT、及びT2
を含む入力段を具える、トランジスタT1及びT2は負
電源電圧−■、に接続された主電流if、(例えば5m
Aの電流を供給する)に接続する。トランジスタT、及
びT2のコレクタはそれぞれ抵抗R1及びR2を経て正
電源電圧+VCCに接続する。2個のダイオードD1及
びD2のカソードをそれぞれトランジスタT、のコレク
タ(点B)とトランジスタT2のコレクタ (点A)に
それぞれ接続し、それらのアノードを大地0■に接続す
る。トランジスタT1のベースは基準電圧に接続し、ト
ランジスタT2のベースは入力信号を受信する。
入力レベルのシフトが必要な場合には、トランジスタT
Iのベースを、ベースが基準電圧V REFを直接受信
すると共にコレクタが接地されたエミッタホロワ接続ト
ランジスタT、に接続する。同様に、トランジスタT2
のベースを、ベースが論理入力信号E+を直接受信する
と共にコレクタが接地されたエミッタホロワ接続トラン
ジスタT4により駆動する。補助電流源I2及びT3(
例えば0、5mAの電流を供給する)をトランジスタT
4及びT、のエミッタと負電源電圧−VEEとの間にそ
れぞれ接続する。トランジスタT、及びT4は入力レベ
ルE1と■□、ヲエミンクーベース電圧Vstだけ引き
下げることができる。場合により、レベルコンパチビリ
ティを得るためにダイオードDI4をトランジスタT4
のエミッタに直列に直接付加することもできる。
2個のトランジスタT、及びT6のコレクターエミッタ
バスを直列に接続する。トランジスタT。
のエミッタを大地O■に接続し、そのコレクタをトラン
ジスタT6のエミッタに接続し、トランジスタT6のコ
レクタを正電源電圧子VCCに接続する。トランジスタ
TsのベースをトランジスタT1のコレクタ(点B)に
、トランジスタT6のベースをトランジスタT2のコレ
クタ(点A)に接続する。
入力端子E1はエミッタ結合トランジスタ対を用いるタ
イプの論理回路(ECL、CML)の信号を受信し、ト
ランジスタT6のエミッタとトランジスタT、のコレク
タの共通接続点がトランジスタ−トランジスタ論理回路
に対するレベル変換回路の出力端子Sを構成する。
Elが高レベルのとき、トランジスタT4及びT2がタ
ーンオンし、電流I、が抵抗R2およびタイオードD2
を経て流れる。導通ダイオードD2は点Aの電位を−■
IIE(トランジスタのベース−エミッタ電圧!−io
、7V)に固定する。この場合トランジスタT6がター
ンオフし、トランジスタT。
がターンオンする。これがため、出力端子Sは低出力イ
ンピーダンスで低レベルになる。Elが低レベルになる
と、トランジスタT、及びT1がターンオンし、T1が
トランジスタT、及びダイオードD、を経て流れる。導
通ダイオードD1は点Bの電位を−BIIEに固定する
。この場合トランジスタTsがターンオフし、トランジ
スタT6がターンオンする。これがため出力端子Sは低
出力インピーダンスで高レベル■。c  VIE(Tl
5)になる(VIIE(TI5)はトランジスタT6の
ベース−エミッタ電圧を示す)。
第2図に示す回路は、入力端子E、に供給される信号と
無関係にトランジスタT、及びT、が同時にターンオフ
し、出力インピーダンスが極めて高い第3の状態を取る
ことができる。これを達成するために、この変換回路は
追加の回路素子、即ちトランジスタT7.T11T、及
びT、。とダイオードD3のアノードをトランジスタT
、のベースに、そのカソードをトランジスタT6のベー
スに接続する。トランジスタT、及びT8のエミッタを
結合する。トランジスタT、のベースをトランジスタT
3のベースに接続し、基準電圧VIIEFを受信させる
と共にそのコレクタを大地0■に接続する。
トランジスタToのコレクタをトランジスタT2のコレ
クタ(点A)に、そのベースをトランジスタT、。のベ
ースに接続する。トランジスタT、。のコレクタを大地
0■に接続し、そのエミッタをトランジスタT2のベー
スに接続する。
−ダイオードDI4をトランジスタT4のエミッタと直
列に接続する場合にはダイオードD1゜をトランジスタ
TIOのエミッタと直列に接続する。トランジスタT、
及びT、。は制御信号E2を受信し、後述の説明から明
らかとなるようにこの信号は高レベルのとき回路を第3
状態に駆動する。
第3図はElとE2が低レベルである第1の状態に関す
るものである。この状態ではトランジスタT z 、 
T a及びT9がターンオフされ、トランジスタT1が
ターンオンされるため、電流■、がダイオードDI(電
流!I、1)と抵抗R+ (電fir、lt)とに分配
される。導通ダイオードD1は点Bの電位を大地(0■
)に対し一■。、に固定し、これがためトランジスタT
、がターンオフする。他方トランジスタT2及びT8が
ターンオフし、且つダイニードD2及びD3が互に逆方
向に接続されているため、抵抗R2には何の電流も流れ
ない。従って、トランジスタT6がターンオンして低出
力インピーダンス状態になる。
この動作状態は と書き表わせる。ここでVD+はダイオードD1の端子
間電圧を示す。
第4図は、E、が高レベルでE!が低レベルである第2
の状態に関するものである。この状態ではトランジスタ
T z、 T ’r及びT、がターンオンし、トランジ
スタT1及びTsがターンオフするため、電流I、がト
ランジスタT2とT、とに分配され、トランジスタT、
を流れる電流!8の部分はトランジスタT、を経て大地
に供給される。トランジスタT2を流れる電流Iの部分
kII(ここでkく1)のみがアクティブである。回路
パラメータをダイオードD2に何の電流も流れないよう
に選、沢する。トランジスタT、がターンオンし、Io
+= L+  I I?!1 になる。ここで、103. 1□+I[lT5はそれぞ
れダイオードD3、抵抗R1及びトランジスタT5のベ
ースを流れる電流を示す。
これがため、点Aの電位は V ll1ts  V n:+Z OVになる。ここで
V flETsはトランジスタT5のベースエミッタ電
圧を示し、VB2はダイオードD、の端子間電圧を示す
。このようにトランジスタT6のベースが略々0■にな
るため、トランジスタT。
はターンオフする。低いコレクターエミッタ電圧VC!
で動作するトランジスタT、の飽和はショットキダイオ
ードにより阻止される。
この場合の回路の動作方程式は電流に関し次のように書
き表わせる。
R。
又は 係数には常に1より小さく、トランジスタT2及びT、
のエミッタ面積S E42及びS、79の比により決ま
ること明らかである。即ち、 第5図は入力E2が高レベルである第3の状態(入力E
1の状態と無関係)に関するものである。
二の状態ではトランジスタT2.T、及びT、がターン
オンし、トランジスタT1及びT7がターンオフする。
十分大きな電流Il、即ちIRz+In++より大きな
電流11を選択することにより電流■。2をダイオード
D2に流して点Aを大地OVに対して電位VD2にバイ
アスすることができる。
これがため、 r + = r R2+ I IIZ+ I O!トラ
ンジスタT6のベースは電位−VO2に接続されるため
、このトランジスタはターンオフする。
トランジスタT、のベース電位は V oz +  V D3 z ○ ■になるため、こ
のトランジスタもターンオフする。
これがため、IO:1=IR1になる。
トランジスタT、及びT6が同時にターンオフするため
、点Sは■、〉0で開回路(略々無限大のインピーダン
ス)に等価になる(ここで■、は点Sの電圧を示す)。
この場合の回路の動作方程式は次のように書き表わせる
これがため、種々の状態における回路の動作方程式は次
のように書き表わせる。
いため、式(I)は弐(3)が満足されるときに満足さ
れる。
式(2)の最初の2辺を式(3)の最初の2辺で割算す
ると、 になり、これは P。
と簡単化することができる。
条件(3)及び(4)が同時に満足され、且つであれば
、回路の動作が保証される。
第6図ではダイオードDコの代わりに、べ一久をトラン
ジスタTsのベースに、コレクタをトランジスタT6の
ベースに、エミッタをトランジスタT2のコレクタ(点
A)にそれぞれ接続したショットキ型が好ましいトラン
ジスタT11を用いている。
第1状態ではトランジスタT11がターンオフし、点A
が電源電圧VCCから切り離されるため、タイオードD
2及びトランジスタT8及びT2をそれらの接合のアバ
ランシ降服電圧の限界値に対応する逆電圧に耐えるもの
とする必要がなくなる。
他の2つの状態ではトランジスタT11は極めて低いコ
レクターエミッタ電圧(200mV程度)でターンオン
し、そのエミッターベースダイオードがダイオードD、
のa能をなす。
第7図は第6図の変形例を示し、本例ではショットキ形
でなくバイポーラ形のトランジスタT。
及びT11を用い、これらトランジスタの飽和を抵抗R
5と2個のダイオードD4及びり、により阻止するよう
にしである。しかし、この変形例は補助電流を必要とす
る。抵抗R3をトランジスタT。
及びT11のベースの共通接続点(点B)とダイオード
D4及びり、のアノードの共通接続点との間に接続する
。ダイオードD4及びり、のカソードをトランジスタT
5及びT11のコレクタにそれぞれ接続する。補助電流
源I4は例えば0.5mAの電流を供給し、これを点B
と負電源電圧−VEEとの間に接続する。
トランジスタT、又はTIIがターンオンすると、その
コレクターエミッタ電圧VCE (TS、TI1)はシ
ctcTs、T+1) = VIIE(TS、 Tl1
)+ R3I4  VD(04,0%) ZR:+14
になる。ここで、VILE(TS、TI1)はターンオ
ントランジスタT、又はTIIのベース−エミッタ電圧
を示し、VD(D4.DS)は導通ダイオードD4又は
り、の両端間電圧を示す。
これがため、この場合には低レベル状態の出力電圧(R
,1,)に略々等しい)をトランジスタ′F5の製造公
差により生ずるパラメータの変化に不感応にすることが
できる。
【図面の簡単な説明】
第1図は既知の論理レベル変換回路の回路図、第2図は
本発明論理レベル変換回路の第1実施例の回路図、 第3.4及び5図は第2図に示す回路の3つの出力状態
における動作状態に関する等価回路図、第6図は本発明
回路の好適実施例の回路図、第7図は第6図の回路の変
形例の回路図である。 T1〜TII・・・第1〜第11トランジスタD、〜D
、・・・第1〜第5トランジスタR8〜R3・・・第1
〜第3抵抗 11・・・主電流源 rt−14・・・第1〜第3補助電流源E+、Ez・・
・入力端子 S・・・出力端子 特許出願人   エヌ・ベー・フィリップス・フルーイ
ランペンフアプリケ

Claims (1)

  1. 【特許請求の範囲】 1、エミッタ結合トランジスタ対を用いるタイプの論理
    回路(ECL、CML)とトランジスタ−トランジスタ
    形の論理回路(TTL)との間の論理レベルを変換する
    回路であって;エミッタが結合された少なくとも1個の
    第1トランジスタ(T_1)および1個の第2トランジ
    スタ(T_2)を含み、前記該第1及び第2トランジス
    タの結合エミッタと負電源電圧との間に主電流源(I_
    1)を接続すると共に、それらのコレクタをそれぞれ第
    1抵抗(R_1)及び第2抵抗(R_2)を経て正電源
    電圧に接続し、第1トランジスタ(T_1)のベースを
    基準電圧(V_R_E_F)に接続すると共に第2トラ
    ンジスタのベースがレベル変換すべき入力信号(E_1
    )を受信するようにしてあり、更に第1及び第2ダイオ
    ード(D_1及びD_2)のアノードを大地に接続する
    と共にそれらのカソードをそれぞれ第1トランジスタ(
    T_1)のコレクタ及び第2トランジスタ(T_2)の
    コレクタに接続して成る差動入力段と;コレクタ−エミ
    ッタパスが直列に接続された第5トランジスタ(T_5
    )及び第6トランジスタ(T_6)を含み、第5トラン
    ジスタ(T_5)のエミッタを大地に、そのベースを第
    1トランジスタ(T_1)のコレクタに、そのコレクタ
    を第6トランジスタ(T_6)のエミッタにそれぞれ接
    続すると共に第6トランジスタ(T_6)のベースを第
    2トランジスタ(T_2)のコレクタに、そのコレクタ
    を正電源電圧にそれぞれ接続し、第5トランジスタ(T
    _5)のコレクタと第6トランジスタ(T_6)のエミ
    ッタの共通接続点が変換回路の出力端子(S)を構成す
    るようにして成る出力段とを具えた論理レベル変換回路
    において、出力端子に高出力インピーダンスを示す第3
    の状態を実現するために、当該論理レベル変換回路はエ
    ミッタが結合された第7及び第8トランジスタ(T_7
    及びT_8)を具え、その結合エミッタを第9トランジ
    スタ(T_9)のコレクタに接続すると共に、この第9
    トランジスタのベースを第2トランジスタ(T_2)の
    ベースに、そのエミッタを第1および第2トランジスタ
    (T_1及びT_2)のエミッタにそれぞ接続し、第7
    トランジスタ(T_7)のベースを前記基準電圧を受信
    するよう接続すると共にそのコレクタを大地に接続し、
    第8トランジスタ(T_8)のベースを前記第3の状態
    のための選択入力端子(E_2)を構成する第10トラ
    ンジスタ(T_1_0)のベースに接続し、この第10
    トランジスタのコレクタ及びエミッタを大地及び第2ト
    ランジスタ(T_2)のベースにそれぞれ接続し、第8
    トランジスタ(T_8)のコレクタを第2トランジスタ
    (T_2)のコレクタに接続し、更に第3ダイオード(
    D_3)を具え、そのアノードを第5トランジスタ(T
    _5)のベースに、そのカソードを第2トランジスタ(
    T_2)のコレクタにそれぞれ接続したことを特徴とす
    る論理レベル変換回路。 2、前記差動入力段はコレクタが大地に接続されベース
    が前記基準電圧を受信するように接続され且つエミッタ
    が第1トランジスタ(T_1)のベースに接続された第
    3トランジスタ(T_3)と、ベースが前記入力信号を
    直接受信するよう接続され、エミッタが第2トランジス
    タ (T_2)のベースに接続され且つコレクタが大地に接
    続された第4トランジスタ(T_4)とを具え、第3ト
    ランジスタ(T_3)と第4トランジスタ(T_4)の
    エミッタに第1及び第2補助電流源(I_2及びI_3
    )をそれぞれ接続してあることを特徴とする特許請求の
    範囲第1項記載の論理レベル変換回路。 3、前記第3ダイオード(D_3)を、ベースが第5ト
    ランジスタ(T_5)のベースに、コレクタが第6トラ
    ンジスタ(T_6)のベースにそれぞれ接続された第1
    1トランジスタ(T_1_1)のベース−エミッタダイ
    オードで構成し、第6トランジスタ(T_6)のベース
    と第2抵抗(R_2)を第11トランジスタ(T_1_
    1)のコレクタ−エミッタパスを経て第2トランジスタ
    (T_2)のコレクタに接続してあることを特徴とする
    特許請求の範囲第1又は2項記載の論理レベル変換回路
    。 4、第5トランジスタ(T_5)はショットキトランジ
    スタであることを特徴とする特許請求の範囲第1又は3
    項記載の論理レベル変換回路。 5、第11トランジスタ(T_1_1)はショットキト
    ランジスタであることを特徴とする特許請求の範囲第3
    項に従属する特許請求の範囲第4項記載の論理レベル変
    換回路。 6、第3抵抗(R_3)を第1トランジスタ(T_1)
    のコレクタと第1抵抗(R_1)との間に直列に接続し
    、第4ダイオード(D_4)と第5ダイオード(D_5
    )のアノードを第1抵抗(R_1)と第3抵抗(R_3
    )の共通接続点に接続すると共に第4ダイオード(D_
    4)のカソードを当該レベル変換回路の出力端子(S)
    に、第5ダイオード(D_5)のカソードを第11トラ
    ンジスタ(Tl、)のコレクタにそれぞれ接続し、更に
    第3補助電流源(I_4)を第1トランジスタ(T_1
    )のコレクタと負電源電圧との間に接続し、第3抵抗(
    R_3)の値と第3補助電流源(I_4)の電流の大き
    さとの積を第5トランジスタ(T_5)と第11トラン
    ジスタ(T_1_1)の飽和が避けられる値に定めてあ
    ることを特徴とする特許請求の範囲第3項記載の論理レ
    ベル変換回路。
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