JPS6115422A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6115422A JPS6115422A JP59136236A JP13623684A JPS6115422A JP S6115422 A JPS6115422 A JP S6115422A JP 59136236 A JP59136236 A JP 59136236A JP 13623684 A JP13623684 A JP 13623684A JP S6115422 A JPS6115422 A JP S6115422A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- output
- base
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、差動アンプの構成を基本構成とする論理回
路に関する。
路に関する。
例えば米国特許第３２５９７６１号明細書に示すように
、トランジスタのエミッタを共通に接続した差動アンプ
を基本構成とする論理回路が知られている。この論理回
路は、ＥＣＬ （Ｅ＋ａｉｔｔｅｒ Ｃ。
、トランジスタのエミッタを共通に接続した差動アンプ
を基本構成とする論理回路が知られている。この論理回
路は、ＥＣＬ （Ｅ＋ａｉｔｔｅｒ Ｃ。
ｕｐｌｅｄ Ｌｏｇｉｃ）と称される。
第２３図は、かかる論理回路を示すもので、５１．５３
．６１が互いのエミッタが共通接続され、定電流源とし
ての抵抗５５に接続されたトランジスタを示す。トラン
ジスタ５１０ベースに入力端子５２が接続され、トラン
ジスタ５３のベースに入力端子５４が接続され、トラン
ジスタ６１のベースに基準電圧の入力端子６２が接続さ
れている。
．６１が互いのエミッタが共通接続され、定電流源とし
ての抵抗５５に接続されたトランジスタを示す。トラン
ジスタ５１０ベースに入力端子５２が接続され、トラン
ジスタ５３のベースに入力端子５４が接続され、トラン
ジスタ６１のベースに基準電圧の入力端子６２が接続さ
れている。
トランジスタ５１及び５３のコレクタ同士が接続され、
電源端子７２に抵抗５６を介して接続されると共に、エ
ミッタフォロワ形のトランジスタ５７を介して出力端子
５９とされる。５８は、エミッタ抵抗である。トランジ
スタ６１のコレクタが電源端子７２に抵抗６６を介して
接続されると共に、エミッタフォロワ形のトランジスタ
６７を介して出力端子６９とされる。６８は、エミッタ
抵抗である。
電源端子７２に抵抗５６を介して接続されると共に、エ
ミッタフォロワ形のトランジスタ５７を介して出力端子
５９とされる。５８は、エミッタ抵抗である。トランジ
スタ６１のコレクタが電源端子７２に抵抗６６を介して
接続されると共に、エミッタフォロワ形のトランジスタ
６７を介して出力端子６９とされる。６８は、エミッタ
抵抗である。
入力端子５２及び５４に供給される入力をＡ及びＢとし
、出力端子５９及び６９に夫々得られる出力をＸ及びＸ
とすると、上述の論理回路は、第２４図に示すように、
ＯＲゲート及びＮＯＲゲートの機能を有するものである
。基準電圧をＶｒで表すと、第２５図に示すように、入
力Ａ及びＢの低レベル（以下の説明でＬと表す）及び高
レベル（以下の説明でＨと表す）間の論理振幅の中央の
レベルと基準電圧Ｖｒとが一致する関係とされている。
、出力端子５９及び６９に夫々得られる出力をＸ及びＸ
とすると、上述の論理回路は、第２４図に示すように、
ＯＲゲート及びＮＯＲゲートの機能を有するものである
。基準電圧をＶｒで表すと、第２５図に示すように、入
力Ａ及びＢの低レベル（以下の説明でＬと表す）及び高
レベル（以下の説明でＨと表す）間の論理振幅の中央の
レベルと基準電圧Ｖｒとが一致する関係とされている。
例えばＡ及びＢのうちの一方の人力がＨであると、トラ
ンジスタ５１及び５３の一方を電流が流れ、Ｘ＝Ｈ，Ｘ
＝Ｌとなる。
ンジスタ５１及び５３の一方を電流が流れ、Ｘ＝Ｈ，Ｘ
＝Ｌとなる。
上述のＥＣＬ論理回路は、トランジスタを飽和動作させ
ないので、高速の動作が可能である。しかし、従来のＥ
ＣＬ論理回路は、基準電圧と入力信号とを比較するため
、基準電圧発生回路を必要とする。高速の論理回路では
、各論理回路に流す電流が大きいので、スイッチング時
の過渡電流を吸収するために、回路規模に応じた個数の
基準電圧発生回路が必要になる。勿論、第２３図から明
らかなように、基準電圧を必要とすることは、２人力の
ＯＲゲートを実現するために、差動アンプを構成するト
ランジスタの個数が３個となる。
ないので、高速の動作が可能である。しかし、従来のＥ
ＣＬ論理回路は、基準電圧と入力信号とを比較するため
、基準電圧発生回路を必要とする。高速の論理回路では
、各論理回路に流す電流が大きいので、スイッチング時
の過渡電流を吸収するために、回路規模に応じた個数の
基準電圧発生回路が必要になる。勿論、第２３図から明
らかなように、基準電圧を必要とすることは、２人力の
ＯＲゲートを実現するために、差動アンプを構成するト
ランジスタの個数が３個となる。
従って、従来の論理回路は、素子数が多くなる欠点があ
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があった
。
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があった
。
〔発明の目的〕、
従って、この発明の目的は、基準電圧を必要としない論
理回路を提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものである
。
理回路を提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものである
。
この発明によれば、従来のＥＣＬ論理回路と同程度の動
作速度を実現する時には、差動アンプの定電流源の値を
小とできるので、素子数の低減と相乗して消費電力を極
めて少なくすることができる。
作速度を実現する時には、差動アンプの定電流源の値を
小とできるので、素子数の低減と相乗して消費電力を極
めて少なくすることができる。
また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズを小型化できる。
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズを小型化できる。
この発明は、第１のトランジスタ及び第２のトランジス
タの互いのエミッタが定電流源に接続され、第１のトラ
ンジスタのベースに第１の２値入力が供給される第１の
入力端子が接続され、第２のトランジスタのベースに第
２の２値入力が供給される第２の入力端子が接続され、
第１のトランジスタのコレクタ及び第２のトランジスタ
のコレクタの少なくとも一方から出力端子が導出され、
第１の２値入力及び第２の２値入力の低レベル及び高レ
ベル間の振幅が互いに等しくされ、且つ第１の２値入力
及び第２の２値入力間で振幅の略々２のレベルシフト量
が設けられたことを特徴とする論理回路である。
タの互いのエミッタが定電流源に接続され、第１のトラ
ンジスタのベースに第１の２値入力が供給される第１の
入力端子が接続され、第２のトランジスタのベースに第
２の２値入力が供給される第２の入力端子が接続され、
第１のトランジスタのコレクタ及び第２のトランジスタ
のコレクタの少なくとも一方から出力端子が導出され、
第１の２値入力及び第２の２値入力の低レベル及び高レ
ベル間の振幅が互いに等しくされ、且つ第１の２値入力
及び第２の２値入力間で振幅の略々２のレベルシフト量
が設けられたことを特徴とする論理回路である。
以下、この発明の一実施例について、図面を参照して説
明する。第１図において、１及び１１は、差動アンプを
構成する一対のトランジスタである。
明する。第１図において、１及び１１は、差動アンプを
構成する一対のトランジスタである。
トランジスタ１のベースから第１の２値人力Ａが供給さ
れる入力端子２が導出され、トランジスタ１１のベース
から第２の２値人力Ｂ−が供給される入力端子１２が導
出される。トランジスタ１及び１１のエミッタ接続点に
定電流源としての抵抗５が接続されている。
れる入力端子２が導出され、トランジスタ１１のベース
から第２の２値人力Ｂ−が供給される入力端子１２が導
出される。トランジスタ１及び１１のエミッタ接続点に
定電流源としての抵抗５が接続されている。
トランジスタ１のコレクタが抵抗６を介して電源端子２
２に接続されると共に、エミッタフォロワ形のトランジ
スタ７のベースに接続される。トランジスタ７のエミッ
タと接地間に抵抗８及び１０が直列に接続されている。
２に接続されると共に、エミッタフォロワ形のトランジ
スタ７のベースに接続される。トランジスタ７のエミッ
タと接地間に抵抗８及び１０が直列に接続されている。
トランジスタ７のエミッタが出力Ｘの出力端子９Ａとし
て導出され、抵抗８及び１０の接続点が出力Ｘ−の出力
端子９Ｂとして導出されている。
て導出され、抵抗８及び１０の接続点が出力Ｘ−の出力
端子９Ｂとして導出されている。
トランジスタ１１のコレクタが抵抗１６を介して電源端
子２２に接続されると共に、エミッタフォロワ形のトラ
ンジスタ１７のベースに接続される。トランジスタ１７
のエミッタと接地間に抵抗１８及び２０が直列に接続さ
れている。トランジスタ１７のエミッタが出力Ｘの出力
端子１９Ａとして導出され、抵抗１８及び２０の接続点
が出力Ｘ−の出力端子１９Ｂとして導出されている。抵
抗１０及び２０は、定電流源を構成するトランジスタで
ある。
子２２に接続されると共に、エミッタフォロワ形のトラ
ンジスタ１７のベースに接続される。トランジスタ１７
のエミッタと接地間に抵抗１８及び２０が直列に接続さ
れている。トランジスタ１７のエミッタが出力Ｘの出力
端子１９Ａとして導出され、抵抗１８及び２０の接続点
が出力Ｘ−の出力端子１９Ｂとして導出されている。抵
抗１０及び２０は、定電流源を構成するトランジスタで
ある。
抵抗６．１６．８．１８は、互いに等しい抵抗値とされ
ている。抵抗５による定電流に対し、抵抗１０（抵抗２
０）による定電流の大きさは％とされている。
ている。抵抗５による定電流に対し、抵抗１０（抵抗２
０）による定電流の大きさは％とされている。
第２図は、この発明の一実施例の入力レベル及び出力レ
ベルの関係を示すものである。入力Ａ及びＢ−は、互い
に等しいＶＬの論理振幅を有し、且つ入力Ａに対し人力
Ｂ−は、’Ａ Ｖ Ｌのレベル低くシフトされたＨ−及
びＬ−のレベルを有するものである。アナログレベルに
関しては、Ｖｃｃを電源電圧とし、トランジスタのベー
ス・エミッタ間電圧降下をＶＢＥとすると、 Ｈ＝Ｖｃｃ−ＶＢＥ Ｌ＝Ｖｃｃ−ＶＢＥ−ＶＬ Ｈ−＝Ｖｃｃ−ＶＢＢ−！４ＶＬ Ｌ−＝Ｖｃｃ−ＶＢＥ−ＶＬ−！４ＶＬと選ばれている
。例えば（Ａ＝Ｌ、Ｂ−＝Ｌ−）とすると、トランジス
タ１がオンし、トランジスタ１１がオフし、トランジス
タ１を定電流Ｉが流れる。トランジスタ１のコレクタ電
位は、抵抗６をＲとすると、（Ｖ ｃ ｃ −Ｉ Ｒ）
となる。従って、出力端子９Ａ（７）出力又は、（Ｖｃ
ｃ−ＩＲ−ＶＢＥ）となる。（ＩＲ＝ＶＬ）とされ、従
って、この出力又は、Ｌとなる。抵抗８がＲに、抵抗１
０による定電流が％Ｉに選ばれているので、出力端子９
Ｂの出力Ｘ−は、（Ｖｃｃ −ＩＲＶＢＥ ％ＶＬ＝
Ｌ−）となる。
ベルの関係を示すものである。入力Ａ及びＢ−は、互い
に等しいＶＬの論理振幅を有し、且つ入力Ａに対し人力
Ｂ−は、’Ａ Ｖ Ｌのレベル低くシフトされたＨ−及
びＬ−のレベルを有するものである。アナログレベルに
関しては、Ｖｃｃを電源電圧とし、トランジスタのベー
ス・エミッタ間電圧降下をＶＢＥとすると、 Ｈ＝Ｖｃｃ−ＶＢＥ Ｌ＝Ｖｃｃ−ＶＢＥ−ＶＬ Ｈ−＝Ｖｃｃ−ＶＢＢ−！４ＶＬ Ｌ−＝Ｖｃｃ−ＶＢＥ−ＶＬ−！４ＶＬと選ばれている
。例えば（Ａ＝Ｌ、Ｂ−＝Ｌ−）とすると、トランジス
タ１がオンし、トランジスタ１１がオフし、トランジス
タ１を定電流Ｉが流れる。トランジスタ１のコレクタ電
位は、抵抗６をＲとすると、（Ｖ ｃ ｃ −Ｉ Ｒ）
となる。従って、出力端子９Ａ（７）出力又は、（Ｖｃ
ｃ−ＩＲ−ＶＢＥ）となる。（ＩＲ＝ＶＬ）とされ、従
って、この出力又は、Ｌとなる。抵抗８がＲに、抵抗１
０による定電流が％Ｉに選ばれているので、出力端子９
Ｂの出力Ｘ−は、（Ｖｃｃ −ＩＲＶＢＥ ％ＶＬ＝
Ｌ−）となる。
一方、トランジスタ１１のコレクタ電位は、Ｖｃｃとな
り、出力端子１９Ａの出力Ｘは、（Ｖｃｃ −ＶＢＥ＝
Ｈ）となり、出力端子１９Ｂの出力Ｘ−は、（Ｖｃ
ｃ−ＶＢＢ−１４ＶＬ＝Ｈ−）となる。
り、出力端子１９Ａの出力Ｘは、（Ｖｃｃ −ＶＢＥ＝
Ｈ）となり、出力端子１９Ｂの出力Ｘ−は、（Ｖｃ
ｃ−ＶＢＢ−１４ＶＬ＝Ｈ−）となる。
このように、入力と出力のレベル関係は、同一に保たれ
、論理回路を複数個接続する時に支障が生しないように
されている。
、論理回路を複数個接続する時に支障が生しないように
されている。
上述の一実施例の入力と出力との対応を正論理で示すと
、次表に示す関係となる。
、次表に示す関係となる。
示すように表すことができる。この論理で全ての論理が
容易に可能となる。つまり、肯定出力及び否定出力の両
者が得られ、入力として前段の出力Ｘ、Ｘ−、Ｙ、！−
を選択することにより、ＡＮＤ、ＮＡＮＤ、ＯＲ，ＮＯ
Ｈの基本論理回路を実現すことができる。
容易に可能となる。つまり、肯定出力及び否定出力の両
者が得られ、入力として前段の出力Ｘ、Ｘ−、Ｙ、！−
を選択することにより、ＡＮＤ、ＮＡＮＤ、ＯＲ，ＮＯ
Ｈの基本論理回路を実現すことができる。
また、’Ａ Ｖ Ｌのレベルシフトを生じさせるには、
２個のエミッタフォロワ形トランジスタのエミッタに定
電流源を接続する他に、第４図或いは第５図に示す構成
を使用することができる。
２個のエミッタフォロワ形トランジスタのエミッタに定
電流源を接続する他に、第４図或いは第５図に示す構成
を使用することができる。
第４図は、トランジスタ１及び１１の夫々のコレクタを
抵抗６及び１６を介して互いに接続し、この共通接続点
を％Ｒの大きさの抵抗１５の一端に接続し、その他端を
電源端子２２に接続する構成のものである。このｉ成で
は、Ｈ−及びＬ−の出力Ｘ−及びＸ−を出力端子９Ｂ及
び１９Ｂに得ることができる。
抵抗６及び１６を介して互いに接続し、この共通接続点
を％Ｒの大きさの抵抗１５の一端に接続し、その他端を
電源端子２２に接続する構成のものである。このｉ成で
は、Ｈ−及びＬ−の出力Ｘ−及びＸ−を出力端子９Ｂ及
び１９Ｂに得ることができる。
第５図は、エミッタフォロワ形トランジスタ７及び１７
のエミッタを抵抗８及び１８を介して接地端子２１に接
続し、トランジスタ１１のコレクタ及び接地端子２１間
に定電流源用の抵抗２３を接続した構成である。この抵
抗２３を介して流れる定電流を％Ｉに選定することで、
出力端子９ＡにＸが得られ、出力端子１９ＢにＸ−を得
ることができる。
のエミッタを抵抗８及び１８を介して接地端子２１に接
続し、トランジスタ１１のコレクタ及び接地端子２１間
に定電流源用の抵抗２３を接続した構成である。この抵
抗２３を介して流れる定電流を％Ｉに選定することで、
出力端子９ＡにＸが得られ、出力端子１９ＢにＸ−を得
ることができる。
第６図は、この発明の他の実施例を示す。第６図におい
て、１３．１１．１３は、差動アンプを構成するトラン
ジスタである。トランジスタ１のベースに接続された入
力端子２に入力Ａが供給され、トランジスタ３のベース
に接続された入力端子４に入力Ｂが供給され、トランジ
スタ１１のベースに接続された入力端子１２に入力Ｃ−
が供給され、トランジスタ１３のベースに接続された入
力端子１４に入力り一が供給される。
て、１３．１１．１３は、差動アンプを構成するトラン
ジスタである。トランジスタ１のベースに接続された入
力端子２に入力Ａが供給され、トランジスタ３のベース
に接続された入力端子４に入力Ｂが供給され、トランジ
スタ１１のベースに接続された入力端子１２に入力Ｃ−
が供給され、トランジスタ１３のベースに接続された入
力端子１４に入力り一が供給される。
トランジスタ１及びトランジスタ３のコレクタが接続さ
れ、このコレクタ接続点がエミッタフォロワ形トランジ
スタ７のベースに接続されると共に、抵抗６を介して電
源端子２２に接続される。
れ、このコレクタ接続点がエミッタフォロワ形トランジ
スタ７のベースに接続されると共に、抵抗６を介して電
源端子２２に接続される。
トランジスタ７のエミッタから出力Ｘの出力端子９Ａが
導出される。トランジスタ１１及びトランジスタ１３の
コレクタが接続され、このコレクタ接続点がエミッタフ
ォロワ形トランジスタ１７のベースに接続されると共に
、抵抗１６を介して電源端子２２に接続される。トラン
ジスタ１７のエミッタから出力Ｘの出力端子１９Ａが導
出される。
導出される。トランジスタ１１及びトランジスタ１３の
コレクタが接続され、このコレクタ接続点がエミッタフ
ォロワ形トランジスタ１７のベースに接続されると共に
、抵抗１６を介して電源端子２２に接続される。トラン
ジスタ１７のエミッタから出力Ｘの出力端子１９Ａが導
出される。
第７図は、この発明の他の実施例の入力及び出力のレベ
ル関係を示すものである。入力Ａ及びＢは、Ｌ及びＨの
レベルを持つ２植体号であり、入力Ｃ−及びＤ−は、Ｌ
−及びＨ−のレベルを持つ２植体号である。これらの２
植体号は、互いに等しい論理振幅を持つと共に、Ａのレ
ベル差を有？７ている。
ル関係を示すものである。入力Ａ及びＢは、Ｌ及びＨの
レベルを持つ２植体号であり、入力Ｃ−及びＤ−は、Ｌ
−及びＨ−のレベルを持つ２植体号である。これらの２
植体号は、互いに等しい論理振幅を持つと共に、Ａのレ
ベル差を有？７ている。
上述の実施例は、正論理で表現すると、第８図に示す論
理回路の構成となり、入力及び出力の対応は、次表に示
すものとなる。
理回路の構成となり、入力及び出力の対応は、次表に示
すものとなる。
上述の表に示されていない入力の組合わせも存在するが
、それらの入力の場合には、（Ｘ＝Ｈ。
、それらの入力の場合には、（Ｘ＝Ｈ。
Ｙ＝Ｌ）となる。つまり、入力Ａ及びＢが共にＬで、入
力Ｃ−或いはＤ−の一方がＨ−の時に、トランジスタ１
．３がオフすると共に、トランジスタ１１或いは１３の
一方がオンして、（Ｘ ＝ Ｈ。
力Ｃ−或いはＤ−の一方がＨ−の時に、トランジスタ１
．３がオフすると共に、トランジスタ１１或いは１３の
一方がオンして、（Ｘ ＝ Ｈ。
Ｘ＝Ｌ）となる。この論理は、従来のＥＣＬが持つＯＲ
，ＮＯＲ機能と異なった論理である。
，ＮＯＲ機能と異なった論理である。
この発明の他の実施例により、Ｒ−Ｓフリップフロップ
を構成することができる。
を構成することができる。
従来のＲ−Ｓフリップフロップは、第２６図に示すよう
に、ＥＣＬのＮＯＲゲートを２個用い、一方のＮＯＲゲ
ートにセット人力Ｓを供給し、他方のＮＯＲゲートにリ
セット人力Ｒを供給し、これらのＮＯＲゲートの出力を
互いに相手方のＮ。
に、ＥＣＬのＮＯＲゲートを２個用い、一方のＮＯＲゲ
ートにセット人力Ｓを供給し、他方のＮＯＲゲートにリ
セット人力Ｒを供給し、これらのＮＯＲゲートの出力を
互いに相手方のＮ。
Ｒゲートに供給する構成とされている。このＮ。
Ｒゲートは、第２３図に示す構成のものであり、夫々基
準電圧を必要とする。
準電圧を必要とする。
この発明の他の実施例による論理回路を２個用い、第９
図に示すように、その一方のＯＲゲートにセット入力３
１．３２を供給し、その他方のＯＲゲートにリセット人
力Ｒ１，Ｒ２を供給し、一方の論理回路の出力Ｑ−を他
方の論理回路のＮ。
図に示すように、その一方のＯＲゲートにセット入力３
１．３２を供給し、その他方のＯＲゲートにリセット人
力Ｒ１，Ｒ２を供給し、一方の論理回路の出力Ｑ−を他
方の論理回路のＮ。
Ｒゲートに供給すると共に、他方の論理回路の出力ロー
を一方の論理回路のＮＯＲゲートに供給することで、Ｒ
−Ｓフリップフロップを構成できる。
を一方の論理回路のＮＯＲゲートに供給することで、Ｒ
−Ｓフリップフロップを構成できる。
第１０図に示すように、第９図の構成は、Ｒ−Ｓフリッ
プフロップのセント入力及びリセット入力にＯＲゲート
が接続された構成と等価なものである。従って、フリッ
プフロップのセット入力或いは、リセット入力が複数あ
る時に適用して、好適である。
プフロップのセント入力及びリセット入力にＯＲゲート
が接続された構成と等価なものである。従って、フリッ
プフロップのセット入力或いは、リセット入力が複数あ
る時に適用して、好適である。
第１１図は、第９図に示す構成と対応するＲ−Ｓフリッ
プフロップの接続図である。一方の論理回路がトランジ
スタＬ３．１１．１７で構成され、他方の論理回路がト
ランジスタ３１．３３．４１．４７で構成される。トラ
ンジスタ１．３．１１により差動アンプが構成され、ト
ランジスタ１のベースと接続された端子２及びトランジ
スタ３のベースと接続された端子４の夫々にセット入力
Ｓ１．Ｓ２が供給される。トランジスタ３１．３３．４
１により差動アンプが構成され、トランジスタ３１のベ
ースと接続された端子３２及びトランジスタ３３のベー
スと接続された端子３４の夫々にリセット入力Ｒ１，Ｒ
２が供給される。
プフロップの接続図である。一方の論理回路がトランジ
スタＬ３．１１．１７で構成され、他方の論理回路がト
ランジスタ３１．３３．４１．４７で構成される。トラ
ンジスタ１．３．１１により差動アンプが構成され、ト
ランジスタ１のベースと接続された端子２及びトランジ
スタ３のベースと接続された端子４の夫々にセット入力
Ｓ１．Ｓ２が供給される。トランジスタ３１．３３．４
１により差動アンプが構成され、トランジスタ３１のベ
ースと接続された端子３２及びトランジスタ３３のベー
スと接続された端子３４の夫々にリセット入力Ｒ１，Ｒ
２が供給される。
トランジスタ１１のコレクタ出力がエミッタフォロワ形
トランジスタ１７を介されると共に、抵抗２０によりレ
ベルシフトされて、トランジスタ４１０ベースに供給さ
れる。同様に、トランジスタ４１のコレクタ出力がエミ
ッタフォロワ形トランジスタ４７を介されると共に、抵
抗５０によりレベルシフトされて、トランジスタ１１の
ベースに供給される。抵抗１８及び２０の接続点と抵抗
４８及び５０の接続点から出力Ｑ−及びローが取り出さ
れる。出力は、トランジスタ１７及び４７のエミッタか
ら得るようにしても良い。この場合には、出力のレベル
が％ＶＬだけ大きいものとなる。
トランジスタ１７を介されると共に、抵抗２０によりレ
ベルシフトされて、トランジスタ４１０ベースに供給さ
れる。同様に、トランジスタ４１のコレクタ出力がエミ
ッタフォロワ形トランジスタ４７を介されると共に、抵
抗５０によりレベルシフトされて、トランジスタ１１の
ベースに供給される。抵抗１８及び２０の接続点と抵抗
４８及び５０の接続点から出力Ｑ−及びローが取り出さ
れる。出力は、トランジスタ１７及び４７のエミッタか
ら得るようにしても良い。この場合には、出力のレベル
が％ＶＬだけ大きいものとなる。
第１２図は、上述のＲ−Ｓフリップフロップの動作を示
すタイムチャートである。フリップフロ・ノブがリセッ
ト状態の時に、セント人力Ｓ１又はＳ２がＬレベルから
Ｈレベルに立ち上がると、トランジスタ１又は３がオン
し、トランジスタ１１がオフする。このため出力Ｑ−が
Ｌ−からＨ−に立ち上がり、差動アンプのトランジスタ
４１がオンし、トランジスタ３１３３がオフし、これに
より、出力σ−がＨ−からＬ−に立ち下がる。このセ・
ノド状態は、セット人力Ｓ１又はＳ２がＬとなっても、
保持される。
すタイムチャートである。フリップフロ・ノブがリセッ
ト状態の時に、セント人力Ｓ１又はＳ２がＬレベルから
Ｈレベルに立ち上がると、トランジスタ１又は３がオン
し、トランジスタ１１がオフする。このため出力Ｑ−が
Ｌ−からＨ−に立ち上がり、差動アンプのトランジスタ
４１がオンし、トランジスタ３１３３がオフし、これに
より、出力σ−がＨ−からＬ−に立ち下がる。このセ・
ノド状態は、セット人力Ｓ１又はＳ２がＬとなっても、
保持される。
セント状態で、リセット人力Ｒ１又はＲ２がＬレベルか
らＨレベルに立ち上がると、トランジスタ３１又は３３
がオンし、トランジスタ４１がオフする。このため出力
Ｑ−がＬ−からＨ−に立ち上がり、差動アンプのトラン
ジスタ１１がオンし、トランジスタ１．３がオフし、こ
れにより、出力Ｑ−がＨ−からＬ−に立ち下がる。この
リセット状態は、リセット人力Ｒ１又はＲ２がＬとなっ
ても、保持される。
らＨレベルに立ち上がると、トランジスタ３１又は３３
がオンし、トランジスタ４１がオフする。このため出力
Ｑ−がＬ−からＨ−に立ち上がり、差動アンプのトラン
ジスタ１１がオンし、トランジスタ１．３がオフし、こ
れにより、出力Ｑ−がＨ−からＬ−に立ち下がる。この
リセット状態は、リセット人力Ｒ１又はＲ２がＬとなっ
ても、保持される。
第１３図は、この他の実施例をＲ−Ｓフリップフロップ
に適用した他の構成を示すものである。
に適用した他の構成を示すものである。
つまり、一方の論理回路のＮＯＲゲートにセット入力Ｓ
−及びセット入力制御信号Ａ−を供給し、他方の論理回
路のＮＯＲゲートにリセット人力Ｒ−及びリセット入力
制御信号Ｂ−を供給する構成のものである。この構成は
、第１４図のように、Ｒ−Ｓフリップフロップのセット
入力及びリセット入力の夫々にＮＯＲゲートを接続し、
ＮＯＲゲートを介された人力のみで動作させる構成と等
価である。
−及びセット入力制御信号Ａ−を供給し、他方の論理回
路のＮＯＲゲートにリセット人力Ｒ−及びリセット入力
制御信号Ｂ−を供給する構成のものである。この構成は
、第１４図のように、Ｒ−Ｓフリップフロップのセット
入力及びリセット入力の夫々にＮＯＲゲートを接続し、
ＮＯＲゲートを介された人力のみで動作させる構成と等
価である。
ＮＯＲゲートをセット入力Ｓ−が通過できるのは、セッ
ト入力制御信号Ａ−がＬ−の時だけである。同様に、Ｎ
ＯＲゲートをリセット人力Ｒ−が通過できるのは、リセ
ット入力制御信号Ｂ−がＬ−の時だけである。このよう
に、禁止ケ′−トを設けることで、クロック同期型のＲ
−Ｓフリップフロップを実現できる。従来では、Ｒ−Ｓ
フリップフロップ及びＮＯＲゲートを別個に構成してい
るため、４個の差動アンプを必要としていたが、この発
明によれば、極めて少ない素子数でもってクロック同期
型のＲ−Ｓフリップフロップを構成できる。
ト入力制御信号Ａ−がＬ−の時だけである。同様に、Ｎ
ＯＲゲートをリセット人力Ｒ−が通過できるのは、リセ
ット入力制御信号Ｂ−がＬ−の時だけである。このよう
に、禁止ケ′−トを設けることで、クロック同期型のＲ
−Ｓフリップフロップを実現できる。従来では、Ｒ−Ｓ
フリップフロップ及びＮＯＲゲートを別個に構成してい
るため、４個の差動アンプを必要としていたが、この発
明によれば、極めて少ない素子数でもってクロック同期
型のＲ−Ｓフリップフロップを構成できる。
第１５図は、第１４図に示す構成と対応するＲ−Ｓフリ
ップフロップの接続図である。一方の論理回路がトラン
ジスタ１．３．１１．１７で構成され、他方の論理回路
がトランジスタ３１．３３．４１．４７で構成される。
ップフロップの接続図である。一方の論理回路がトラン
ジスタ１．３．１１．１７で構成され、他方の論理回路
がトランジスタ３１．３３．４１．４７で構成される。
トランジスタ１．３．１１により差動アンプが構成され
、トランジスタ１のベースと接続された端子２及びトラ
ンジスタ３のベースと接続された端子４の夫々にセット
入力Ｓ−及びセット入力制御信号Ａ−が供給される。
、トランジスタ１のベースと接続された端子２及びトラ
ンジスタ３のベースと接続された端子４の夫々にセット
入力Ｓ−及びセット入力制御信号Ａ−が供給される。
トランジスタ３１．３３．４１により差動アンプが構成
され、トランジスタ３１のベースと接続された端子３２
及びトランジスタ３３のベースと接続された端子３４の
夫々にリセット人力Ｒ−及びリセット人力制御信号Ｂ−
が供給される。
され、トランジスタ３１のベースと接続された端子３２
及びトランジスタ３３のベースと接続された端子３４の
夫々にリセット人力Ｒ−及びリセット人力制御信号Ｂ−
が供給される。
トランジスタ１１のコレクタ出力がエミッタフォロワ形
トランジスタ１７を介されて、トランジスタ４１のベー
スに供給される。同様に、トランジスタ４１のコレクタ
出力がエミッタフォロワ形トランジスタ４７を介されて
、トランジスタｉ１のベースに供給される。トランジス
タ１７のエミッタとトランジスタ４７のエミッタとから
出力Ｑ及び回が取り出される。出力は、トランジスタ１
７及び４７のエミッタにレベルシフト用の定電流源を接
続し、レベルが％ＶＬ小さいものを得るようにしても良
い。
トランジスタ１７を介されて、トランジスタ４１のベー
スに供給される。同様に、トランジスタ４１のコレクタ
出力がエミッタフォロワ形トランジスタ４７を介されて
、トランジスタｉ１のベースに供給される。トランジス
タ１７のエミッタとトランジスタ４７のエミッタとから
出力Ｑ及び回が取り出される。出力は、トランジスタ１
７及び４７のエミッタにレベルシフト用の定電流源を接
続し、レベルが％ＶＬ小さいものを得るようにしても良
い。
第１６図は、上述のＲ−３フリツプフロツプの動作を示
すタイムチャートである。フリップフロップがリセ７）
状態で且つセット入力制御信号Ａ−がＬ−の時に、トラ
ンジスタ１のベースに供給されるセット人力Ｓ−がＨ−
レベルからし一レベルに立ち下がると、トランジスタ１
１のベース電位りよりＬ−が低いために、トランジスタ
１及び３がオフし、トランジスタ１１がオンする。この
ため出力頁がＨからＬに立ち下がり、差動アンプのトラ
ンジスタ４１がオフし、トランジスタ３１．３３がオン
し、これにより、出力ＱがＬからＨに立ち上がる。この
セット状態は、セント人力Ｓ−又はセット入力制御信号
Ａ−がＨとなっても、保持される。
すタイムチャートである。フリップフロップがリセ７）
状態で且つセット入力制御信号Ａ−がＬ−の時に、トラ
ンジスタ１のベースに供給されるセット人力Ｓ−がＨ−
レベルからし一レベルに立ち下がると、トランジスタ１
１のベース電位りよりＬ−が低いために、トランジスタ
１及び３がオフし、トランジスタ１１がオンする。この
ため出力頁がＨからＬに立ち下がり、差動アンプのトラ
ンジスタ４１がオフし、トランジスタ３１．３３がオン
し、これにより、出力ＱがＬからＨに立ち上がる。この
セット状態は、セント人力Ｓ−又はセット入力制御信号
Ａ−がＨとなっても、保持される。
セット状態で、且つリセット入力制御信号Ｂ−がＬ−の
時に、トランジスタ３１のベースに供給されるリセット
人力Ｒ−がＨ−レベルからし一レベルに立ち下がると、
トランジスタ４１のベース電位りよりＬ−が低いために
、トランジスタ３１及び３３がオフし、トランジスタ４
１がオンする。
時に、トランジスタ３１のベースに供給されるリセット
人力Ｒ−がＨ−レベルからし一レベルに立ち下がると、
トランジスタ４１のベース電位りよりＬ−が低いために
、トランジスタ３１及び３３がオフし、トランジスタ４
１がオンする。
このため出力ＱがＨからＬに立ち下がり、差動アンプの
トランジスタ１１がオフし、トランジスタ１．３がオン
し、これにより、出力ＧがＬからＨに立ち上がる。この
リセット状態は、リセット入力Ｒ−又はリセット入力制
御信号Ｂ−がＨとなっても、保持される。
トランジスタ１１がオフし、トランジスタ１．３がオン
し、これにより、出力ＧがＬからＨに立ち上がる。この
リセット状態は、リセット入力Ｒ−又はリセット入力制
御信号Ｂ−がＨとなっても、保持される。
上述のＲ−Ｓフリップフロップにおいて、セント入力制
御信号Ａ−及びリセット入力制御信号Ｂ−を第１７図に
示すように、共通のクロック入力とすることで、クロッ
ク同期型のＲ−Ｓフリップフロップを構成できる。
御信号Ａ−及びリセット入力制御信号Ｂ−を第１７図に
示すように、共通のクロック入力とすることで、クロッ
ク同期型のＲ−Ｓフリップフロップを構成できる。
第１８図は、この発明の他の実施例による論理回路を１
個用いて構成されたＲ−Ｓフリッププロップの更に他の
例を示すものである。つまり、ＯＲゲートの人力にセッ
ト人力Ｓを供給し、ＮＯＲゲートの一方の人力にリセッ
ト人力Ｒ−を供給し、これらのＯＲゲート及びＮＯＲゲ
ートの出力をＮＯＲゲートに供給し、このＮＯＲゲート
の出力をリセット入力の供給されているＮＯＲゲートの
他方の入力端子に供給する構成とされている。
個用いて構成されたＲ−Ｓフリッププロップの更に他の
例を示すものである。つまり、ＯＲゲートの人力にセッ
ト人力Ｓを供給し、ＮＯＲゲートの一方の人力にリセッ
ト人力Ｒ−を供給し、これらのＯＲゲート及びＮＯＲゲ
ートの出力をＮＯＲゲートに供給し、このＮＯＲゲート
の出力をリセット入力の供給されているＮＯＲゲートの
他方の入力端子に供給する構成とされている。
この第１８図と対応する機能を実現するための接続図を
第１９図に示す。第１９図において、１．１１及び１３
は、差動アンプを構成するトランジスタであり、トラン
ジスタ１１及び１３の互いのコレクタ同士が接続される
。トランジスタ１０ベースと接続された入力端子２にセ
ット人力Ｓが供給され、トランジスタ１１０ベースと接
続された入力端子１２にリセット人力Ｒ−が供給される
。
第１９図に示す。第１９図において、１．１１及び１３
は、差動アンプを構成するトランジスタであり、トラン
ジスタ１１及び１３の互いのコレクタ同士が接続される
。トランジスタ１０ベースと接続された入力端子２にセ
ット人力Ｓが供給され、トランジスタ１１０ベースと接
続された入力端子１２にリセット人力Ｒ−が供給される
。
トランジスタ１のコレクタが抵抗６を介して電源端子２
２に接続されると共に、エミッタフォロワ形トランジス
タ７のベースに接続される。このトランジスタ７のエミ
ッタが抵抗８及び１０を介して接地端子２１に接続され
、抵抗８及び１０の接続点がトランジスタ１３のベース
に接続される。
２に接続されると共に、エミッタフォロワ形トランジス
タ７のベースに接続される。このトランジスタ７のエミ
ッタが抵抗８及び１０を介して接地端子２１に接続され
、抵抗８及び１０の接続点がトランジスタ１３のベース
に接続される。
この抵抗８及び１０の接続点に出力σ−が取り出される
。出力は、トランジスタ７のエミッタから得るようにし
ても良い。
。出力は、トランジスタ７のエミッタから得るようにし
ても良い。
上述の第１９図に示すＲ−Ｓフリップフロップの動作を
第２０図を参照して説明する。出力Ｑ−がＨ−のリセッ
ト状態において、セット人力ＳがＬからＨに立ち上がる
と、（Ｈ＞Ｈ−）であるので、トランジスタｌがオンし
、トランジスタ１１．１３がオフする。従って、出力Ｑ
−がＨ−からＬ−に立ち下がる。この後では、セット人
力ＳがＬになっても、保持される。
第２０図を参照して説明する。出力Ｑ−がＨ−のリセッ
ト状態において、セット人力ＳがＬからＨに立ち上がる
と、（Ｈ＞Ｈ−）であるので、トランジスタｌがオンし
、トランジスタ１１．１３がオフする。従って、出力Ｑ
−がＨ−からＬ−に立ち下がる。この後では、セット人
力ＳがＬになっても、保持される。
セット状態において、リセット人力Ｒ−がＬ−からＨ−
に立ち上がると、（Ｈ−＞Ｌ）のために、トランジスタ
１１がオンし、トランジスタ１がオフする。従って、出
力Ｑ−がＬ−からＨ−に立ち上がる。この後では、リセ
ット人力Ｒ−がＬになっても、保持される。
に立ち上がると、（Ｈ−＞Ｌ）のために、トランジスタ
１１がオンし、トランジスタ１がオフする。従って、出
力Ｑ−がＬ−からＨ−に立ち上がる。この後では、リセ
ット人力Ｒ−がＬになっても、保持される。
この第１９図に示すＲ−Ｓフリップフロップは、１個の
差動アンプを基本構成とするもので、極めて素子数が少
ない特徴を有している。従って、トランジスタのコレク
タ容量等による遅延をより少なくでき、高速動作が可能
となる。
差動アンプを基本構成とするもので、極めて素子数が少
ない特徴を有している。従って、トランジスタのコレク
タ容量等による遅延をより少なくでき、高速動作が可能
となる。
第２１図は、第１９図に示すＲ−Ｓフリップフロップを
多入力、多出力に拡張した更に他の例を示すものである
。
多入力、多出力に拡張した更に他の例を示すものである
。
第２１図において、１．３は、差動アンプの一方の対の
トランジスタであり、夫々のベースからセット入力ＳＬ
、Ｓ２の入力端子２．４が４出されていると共に、互い
のコレクタ同士が接続されている。１１．１３．１５は
、差動アンプの他方の対のトランジスタであり、トラン
ジスタ１１及び１３の夫々のベースからりセント人力Ｒ
１−、Ｒ２−の入力端子１２．１４が導出されていると
共に、トランジスタ１１．１３．１５の互いのコレクタ
同士が接続されている。
トランジスタであり、夫々のベースからセット入力ＳＬ
、Ｓ２の入力端子２．４が４出されていると共に、互い
のコレクタ同士が接続されている。１１．１３．１５は
、差動アンプの他方の対のトランジスタであり、トラン
ジスタ１１及び１３の夫々のベースからりセント人力Ｒ
１−、Ｒ２−の入力端子１２．１４が導出されていると
共に、トランジスタ１１．１３．１５の互いのコレクタ
同士が接続されている。
トランジスタ１．３のコレクタ接続点が抵抗６を介して
電源端子２２に接続されると共に、エミッタフォロワ形
トランジスタ７のベースに接続され、トランジスタのエ
ミッタが抵抗８及び１０を介して接地端子２１に接続さ
れる。トランジスタ１１．１３、工５のコレクタ接続点
が抵抗１６を介して電源端子２２に接続されると共に、
エミッタフォロワ形トランジスタ１７のベースに接続さ
れ、トランジスタ１７のエミッタが抵抗１８及び２０を
介して接地端子２１に接続される。
電源端子２２に接続されると共に、エミッタフォロワ形
トランジスタ７のベースに接続され、トランジスタのエ
ミッタが抵抗８及び１０を介して接地端子２１に接続さ
れる。トランジスタ１１．１３、工５のコレクタ接続点
が抵抗１６を介して電源端子２２に接続されると共に、
エミッタフォロワ形トランジスタ１７のベースに接続さ
れ、トランジスタ１７のエミッタが抵抗１８及び２０を
介して接地端子２１に接続される。
抵抗８及び１０の接続点がトランジスタ１５のベースに
接続され、トランジスタ１７のエミッタ及び抵抗１８．
２０の接続点から出力端子１９Ａ及び１９Ｂが導出され
ている。
接続され、トランジスタ１７のエミッタ及び抵抗１８．
２０の接続点から出力端子１９Ａ及び１９Ｂが導出され
ている。
この第２１図に示すＲ−Ｓフリップフロップは、基本的
に第１９図に示すものと同一の動作を行い、’ＡＶＬの
レベル差を持つ２個の出力Ｑ及びＱ−を得ることができ
る。
に第１９図に示すものと同一の動作を行い、’ＡＶＬの
レベル差を持つ２個の出力Ｑ及びＱ−を得ることができ
る。
尚、以上の説明では、定電流源として抵抗を用いたが、
トランジスタのベース及びエミッタ間に所定の直流電圧
を加える構成の定電流源を用いても良いことは、勿論で
ある。
トランジスタのベース及びエミッタ間に所定の直流電圧
を加える構成の定電流源を用いても良いことは、勿論で
ある。
この発明によれば、基準電圧を必要としない論理回路を
構成することができる。この発明は、トランジスタ、抵
抗等の素子数の大幅な減少を図ることができ、消費電力
の低減及び遅延時間の短縮を実現できる。
構成することができる。この発明は、トランジスタ、抵
抗等の素子数の大幅な減少を図ることができ、消費電力
の低減及び遅延時間の短縮を実現できる。
この発明によれば、従来のＥＣＬ論理回路と同程度の動
作速度を実現する時には、差動アンプの定電流源の値を
小とできるので、素子数の低減と相乗して消費電力を極
めて少なくすることができる。
作速度を実現する時には、差動アンプの定電流源の値を
小とできるので、素子数の低減と相乗して消費電力を極
めて少なくすることができる。
また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズを小型化できる。
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズを小型化できる。
第１図はこの発明の一実施例の接続図、第２図はこの発
明の一実施例における信号のレベル関係の説明に用いる
路線図、第３図はこの発明の一実施例の機能を表す回路
図、第４図及び第５図はこの発明に適用できるレベルシ
フトのための回路構成の一例及び他の例を示す接続図、
第６図はこの発明の他の実施例の接続図、第７図はこの
発明の他の実施例における信号のレベル関係の説明に用
いる路線図、第８図はこの発明の他の実施例の機能を表
す回路図、第９図及び第１０図はこの発明の他の実施例
で構成されたＲ−Ｓフリップフロップの一例の回路図、
第１１図はこの発明の他の実施例で構成されたＲ−Ｓフ
リップフロップの一例の接続図、第１２図はこの発明の
他の実施例で構成されたＲ−Ｓフリップフロップの一例
の動作説明に用いる波形図、第１３図及び第１４図はこ
の発明の他の実施例で構成されたＲ−Ｓフリップフロッ
プの他の例の回路図、第１５図はこの発明の他の実施例
で構成されたＲ−Ｓフリップフロップの他の例の接続図
、第１６図はこの発明の他の実施例で構成されたＲ−Ｓ
フリップフロップの他の例の動作説明に用いる波形図、
第１７図及び第１８図はこの発明の他の実施例で構成さ
れたＲ−Ｓフリップフロップの更に他の例の回路図、第
１９図はこの発明の他の実施例で構成されたＲ−Ｓフリ
ップフロップの更に他の例の接続図、第２０図はこの発
明の他の実施例で構成されたＲ−Ｓフリップフロップの
更に他の例の動作説明に用いる波形図、第２１図はこの
発明の他の実施例で構成されたＲ−Ｓフリップフロップ
のより更に他の例の接続図、第２２図はこの発明の他の
実施例で構成されたＲ＝−Ｓフリップフロップのより更
に他の例の回路図、第２３図は従来の論理回路の接続図
、第２４図は従来の論理回路の信号レベルの説明の用い
る路線図、第２５図は従来の論理回路の回路図、第２６
図は従来の論理回路により構成されたＲ−Ｓフリップフ
ロップの回路図である。 １．３：差動アンプの一方のトランジスタ、１１．１３
：差動アンプの他方のトランジスタ、２．４．１２．１
４：入力端子、９Ａ、９Ｂ、１９Ａ、１９Ｂ：出力端子
、５．１０．２０：定電流源用の抵抗、２１；接地端子
、２２：電源端子、３１．３３：差動アンプの一方のト
ランジスタ、４１：差動アンプの他方のトランジスタ、
３２．３４：入力端子、３５．５０：定電流源用の抵抗
。
明の一実施例における信号のレベル関係の説明に用いる
路線図、第３図はこの発明の一実施例の機能を表す回路
図、第４図及び第５図はこの発明に適用できるレベルシ
フトのための回路構成の一例及び他の例を示す接続図、
第６図はこの発明の他の実施例の接続図、第７図はこの
発明の他の実施例における信号のレベル関係の説明に用
いる路線図、第８図はこの発明の他の実施例の機能を表
す回路図、第９図及び第１０図はこの発明の他の実施例
で構成されたＲ−Ｓフリップフロップの一例の回路図、
第１１図はこの発明の他の実施例で構成されたＲ−Ｓフ
リップフロップの一例の接続図、第１２図はこの発明の
他の実施例で構成されたＲ−Ｓフリップフロップの一例
の動作説明に用いる波形図、第１３図及び第１４図はこ
の発明の他の実施例で構成されたＲ−Ｓフリップフロッ
プの他の例の回路図、第１５図はこの発明の他の実施例
で構成されたＲ−Ｓフリップフロップの他の例の接続図
、第１６図はこの発明の他の実施例で構成されたＲ−Ｓ
フリップフロップの他の例の動作説明に用いる波形図、
第１７図及び第１８図はこの発明の他の実施例で構成さ
れたＲ−Ｓフリップフロップの更に他の例の回路図、第
１９図はこの発明の他の実施例で構成されたＲ−Ｓフリ
ップフロップの更に他の例の接続図、第２０図はこの発
明の他の実施例で構成されたＲ−Ｓフリップフロップの
更に他の例の動作説明に用いる波形図、第２１図はこの
発明の他の実施例で構成されたＲ−Ｓフリップフロップ
のより更に他の例の接続図、第２２図はこの発明の他の
実施例で構成されたＲ＝−Ｓフリップフロップのより更
に他の例の回路図、第２３図は従来の論理回路の接続図
、第２４図は従来の論理回路の信号レベルの説明の用い
る路線図、第２５図は従来の論理回路の回路図、第２６
図は従来の論理回路により構成されたＲ−Ｓフリップフ
ロップの回路図である。 １．３：差動アンプの一方のトランジスタ、１１．１３
：差動アンプの他方のトランジスタ、２．４．１２．１
４：入力端子、９Ａ、９Ｂ、１９Ａ、１９Ｂ：出力端子
、５．１０．２０：定電流源用の抵抗、２１；接地端子
、２２：電源端子、３１．３３：差動アンプの一方のト
ランジスタ、４１：差動アンプの他方のトランジスタ、
３２．３４：入力端子、３５．５０：定電流源用の抵抗
。
Claims (1)
- 第１のトランジスタ及び第２のトランジスタの互いのエ
ミッタが定電流源に接続され、上記第１のトランジスタ
のベースに第１の２値入力が供給される第１の入力端子
が接続され、上記第２のトランジスタのベースに第２の
２値入力が供給される第２の入力端子が接続され、上記
第１のトランジスタのコレクタ及び上記第２のトランジ
スタのコレクタの少なくとも一方から出力端子が導出さ
れ、上記第１の２値入力及び上記第２の２値入力の低レ
ベル及び高レベル間の振幅が互いに等しくされ、且つ上
記第１の２値入力及び上記第２の２値入力間で上記振幅
の略々１／２のレベルシフト量が設けられたことを特徴
とする論理回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136236A JPH0773208B2 (ja) | 1984-06-30 | 1984-06-30 | 論理回路 |
| EP85304513A EP0167339B1 (en) | 1984-06-30 | 1985-06-25 | Logic circuit |
| AT85304513T ATE62093T1 (de) | 1984-06-30 | 1985-06-25 | Logische schaltung. |
| DE8585304513T DE3582279D1 (de) | 1984-06-30 | 1985-06-25 | Logische schaltung. |
| US06/748,596 US4714841A (en) | 1984-06-30 | 1985-06-25 | Double-sided logic input differential switch |
| AU44251/85A AU575962B2 (en) | 1984-06-30 | 1985-06-27 | Logic circuit |
| CA000485982A CA1277722C (en) | 1984-06-30 | 1985-06-28 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136236A JPH0773208B2 (ja) | 1984-06-30 | 1984-06-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115422A true JPS6115422A (ja) | 1986-01-23 |
| JPH0773208B2 JPH0773208B2 (ja) | 1995-08-02 |
Family
ID=15170464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136236A Expired - Lifetime JPH0773208B2 (ja) | 1984-06-30 | 1984-06-30 | 論理回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4714841A (ja) |
| EP (1) | EP0167339B1 (ja) |
| JP (1) | JPH0773208B2 (ja) |
| AT (1) | ATE62093T1 (ja) |
| AU (1) | AU575962B2 (ja) |
| CA (1) | CA1277722C (ja) |
| DE (1) | DE3582279D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236211A (ja) * | 1986-04-08 | 1987-10-16 | Nec Corp | 論理回路 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159916A (ja) * | 1986-01-09 | 1987-07-15 | Toshiba Corp | レベル変換回路 |
| JPS62222711A (ja) * | 1986-03-11 | 1987-09-30 | Fujitsu Ltd | ラツチ回路 |
| US4737766A (en) * | 1986-09-12 | 1988-04-12 | North American Philips Corporation, Signetics Division | Code converter with complementary output voltages |
| US4810908A (en) * | 1986-12-01 | 1989-03-07 | Hirokazu Suzuki | Semiconductor logic circuit comprising clock driver and clocked logic circuit |
| DE3751365T2 (de) * | 1987-12-15 | 1996-02-08 | Ibm | Umfassende Familie von logischen Kaskode-Stromschaltkreisen (CSC). |
| US4928024A (en) * | 1988-05-13 | 1990-05-22 | Fujitsu Limited | Referenceless ECL logic circuit |
| JP2760017B2 (ja) * | 1989-03-13 | 1998-05-28 | 日本電気株式会社 | 論理回路 |
| US5177380A (en) * | 1990-02-09 | 1993-01-05 | Cray Research, Inc. | ECL latch with single-ended and differential inputs |
| WO1991012665A1 (en) * | 1990-02-09 | 1991-08-22 | Cray Research, Inc. | Ecl circuit with single-ended and differential inputs |
| US5155388A (en) * | 1990-12-20 | 1992-10-13 | Hewlett-Packard Company | Logic gates with controllable time delay |
| JP2947494B2 (ja) * | 1992-05-13 | 1999-09-13 | 三菱電機株式会社 | Ｅｃｌ回路 |
| US5508642A (en) * | 1994-02-08 | 1996-04-16 | National Semiconductor Corporation | Series-gated emitter-coupled logic circuit providing closely spaced output voltages |
| US5828237A (en) * | 1996-05-31 | 1998-10-27 | Motorola, Inc. | Emitter coupled logic (ECL) gate and method of forming same |
| US6215330B1 (en) | 1999-06-11 | 2001-04-10 | Trw Inc. | Differential diode transistor logic (DDTL) circuit enhancements |
| US6847233B1 (en) | 2001-07-12 | 2005-01-25 | Mediatek Inc. | Emitter coupled logic circuit with a data reload function |
| WO2017137336A1 (en) * | 2016-02-12 | 2017-08-17 | Philips Lighting Holding B.V. | Dc/dc resonant converters and power factor correction using resonant converters, and corresponding control methods |
| CN110146179B (zh) * | 2019-04-30 | 2020-05-22 | 北京安酷智芯科技有限公司 | 一种非制冷红外列级积分及单斜率转换读出电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148427A (en) * | 1981-03-09 | 1982-09-13 | Fujitsu Ltd | Semiconductor integrated circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1230079B (de) * | 1964-04-30 | 1966-12-08 | Motorola Inc | Bistabiler Multivibrator mit Emitteranzapfung |
| FR95515E (fr) * | 1966-07-30 | 1971-01-22 | Telefunken Patent | Montage logique. |
| US3509362A (en) * | 1966-08-19 | 1970-04-28 | Rca Corp | Switching circuit |
| GB1248229A (en) * | 1967-12-06 | 1971-09-29 | Telefunken Patent | Logic circuit |
| US3621289A (en) * | 1967-12-12 | 1971-11-16 | Tokyo Shibaura Electric Co | Master-slave type j-k flip-flop circuits comprised by current switching type logical circuits |
| DE2006285A1 (de) * | 1970-02-12 | 1971-08-26 | Licentia Gmbh | Schaltungsanordnung zur temperaturunab hangigen Konstanthaltung des Spannungshu bes bei Transistorschaltern |
| US3636384A (en) * | 1970-09-14 | 1972-01-18 | Ibm | Base-to-emitter compensation for current switch emitter-follower circuits |
| US3925691A (en) * | 1974-03-11 | 1975-12-09 | Hughes Aircraft Co | Cascode node idle current injection means |
| US4137468A (en) * | 1977-02-11 | 1979-01-30 | Bell Telephone Laboratories, Incorporated | Method and apparatus for correcting pulse timing pattern |
| JPS5912661A (ja) * | 1982-07-13 | 1984-01-23 | Fujitsu Ltd | 閾値可変型差動信号レシ−バ |
-
1984
- 1984-06-30 JP JP59136236A patent/JPH0773208B2/ja not_active Expired - Lifetime
-
1985
- 1985-06-25 US US06/748,596 patent/US4714841A/en not_active Expired - Lifetime
- 1985-06-25 EP EP85304513A patent/EP0167339B1/en not_active Expired - Lifetime
- 1985-06-25 AT AT85304513T patent/ATE62093T1/de not_active IP Right Cessation
- 1985-06-25 DE DE8585304513T patent/DE3582279D1/de not_active Expired - Lifetime
- 1985-06-27 AU AU44251/85A patent/AU575962B2/en not_active Expired
- 1985-06-28 CA CA000485982A patent/CA1277722C/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148427A (en) * | 1981-03-09 | 1982-09-13 | Fujitsu Ltd | Semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236211A (ja) * | 1986-04-08 | 1987-10-16 | Nec Corp | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1277722C (en) | 1990-12-11 |
| EP0167339A2 (en) | 1986-01-08 |
| ATE62093T1 (de) | 1991-04-15 |
| JPH0773208B2 (ja) | 1995-08-02 |
| DE3582279D1 (de) | 1991-05-02 |
| US4714841A (en) | 1987-12-22 |
| AU4425185A (en) | 1986-01-02 |
| EP0167339A3 (en) | 1987-01-28 |
| AU575962B2 (en) | 1988-08-11 |
| EP0167339B1 (en) | 1991-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6115422A (ja) | 論理回路 | |
| EP0168231A2 (en) | A combination circuit | |
| EP0186260B1 (en) | An emitter coupled logic gate circuit | |
| GB1367205A (en) | Ternary logic circuits | |
| EP0351166B1 (en) | Low driving voltage operation logic circuit | |
| JP2888182B2 (ja) | フリップフロップ回路 | |
| JP2743401B2 (ja) | Ｅｃｌ回路 | |
| JPS62293823A (ja) | 論理レベル変換回路 | |
| US3686512A (en) | Logic circuit for providing a short signal transit time as an integrated element | |
| US7626433B2 (en) | Flip-flop circuit assembly | |
| US4601049A (en) | Integrable semiconductor circuit for a frequency divider | |
| JPS6115415A (ja) | フリツプフロツプ | |
| JPS6316047B2 (ja) | ||
| JPH0136291B2 (ja) | ||
| JPS6115416A (ja) | Ｒ−ｓ型フリツプフロツプ | |
| US5113419A (en) | Digital shift register | |
| JP2776201B2 (ja) | フリップフロップ回路 | |
| JPS59214327A (ja) | 論理回路装置 | |
| JPS6113413B2 (ja) | ||
| JPS62610B2 (ja) | ||
| SU1531157A1 (ru) | Формирователь логических перепадов | |
| USRE32479E (en) | Feedback amplifier or threshold value switch for a current feed differential stage | |
| JPS6233769B2 (ja) | ||
| JPS61120525A (ja) | レベル変換回路 | |
| JPS61245626A (ja) | エクスクル−シブｏｒゲ−ト |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |