CN110146179B - 一种非制冷红外列级积分及单斜率转换读出电路 - Google Patents
一种非制冷红外列级积分及单斜率转换读出电路 Download PDFInfo
- Publication number
- CN110146179B CN110146179B CN201910359140.0A CN201910359140A CN110146179B CN 110146179 B CN110146179 B CN 110146179B CN 201910359140 A CN201910359140 A CN 201910359140A CN 110146179 B CN110146179 B CN 110146179B
- Authority
- CN
- China
- Prior art keywords
- switch
- capacitor
- operational amplifier
- amplifier opa
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000010354 integration Effects 0.000 title description 24
- 238000006243 chemical reaction Methods 0.000 title description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 157
- 238000005070 sampling Methods 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000012772 sequence design Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
- G01J5/00—Radiation pyrometry, e.g. infrared or optical thermometry
- G01J5/10—Radiation pyrometry, e.g. infrared or optical thermometry using electric radiation detectors
- G01J5/20—Radiation pyrometry, e.g. infrared or optical thermometry using electric radiation detectors using resistors, thermistors or semiconductors sensitive to radiation, e.g. photoconductive devices
- G01J5/22—Electrical features thereof
- G01J5/24—Use of specially adapted circuits, e.g. bridge circuits
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Amplifiers (AREA)
Abstract
本申请披露了一种读出电路，包括：RC有源积分器、RC有源积分型斜坡产生电路、高线性度采样保持电路和比较器；所述RC有源积分器包括运算放大器OPA0、第一可调电容单元组，所述第一可调电容单元组包括i个第一电容单元，每个第一电容单元包括电容Cinti，其中，i为任意正整数；当第一电容单元处于第一状态时，电容Cinti的第一端连接所述运算放大器OPA0的负输入端，电容Cinti的第二端连接所述运算放大器OPA0的输出端；当第一电容单元处于第二状态时，电容Cinti的第一端连接高电平VDD，电容Cinti的第二端连接地端VSS。
Description
技术领域
本发明涉及一种读出电路。具体的，涉及一种非制冷红外列级积分及单斜率转换读出电路。
背景技术
在非制冷红外读出电路中，列级的模拟前端电压通常需要经过积分器的放大，以增大摆幅并滤除低频噪声，然后再由列级的单斜率ADC完成数模转换。积分及单斜率数模转换电路设计的核心目标为低噪声、高线性度、低温漂以及较小的面积功耗代价。为了实现低噪声的读出，通常需要尽可能地延长积分时间，因此传统的做法是采用奇偶的采样保持电容，实现积分及单斜率转换的流水线操作。现有的一种结构为奇偶采样电容的读出电路，该结构中采样电容完成一行的积分后，即切入比较器进行下一行的转换。但由于该结构是无源的采样保持，在开关切换时，由于开关的寄生晶体管电容影响，会导致较差的积分非线性。另一方面，采样时VDD也会引入噪声。为了补偿温漂，并减小采样保持的噪声，现有的另一种结构采用了奇偶电容积分并采样保持的结构，并利用斜坡信号的斜率温漂补偿积分器的温漂。该结构的缺点为，奇偶电容在版图设计时容易产生失配及串扰，导致行列的固定噪声。
发明内容
针对现有技术中读出电路的非线性及行列固定噪声的情况，本申请提出了一种读出电路。
本申请的一个方面涉及一种读出电路，包括：RC有源积分器、RC有源积分型斜坡产生电路、高线性度采样保持电路和比较器；所述RC有源积分器包括运算放大器OPA0、第一可调电容单元组，所述第一可调电容单元组包括i个第一电容单元，每个第一电容单元包括电容Cinti，其中，i为任意正整数；当第一电容单元处于第一状态时，电容Cinti的第一端连接所述运算放大器OPA0的负输入端，电容Cinti的第二端连接所述运算放大器OPA0的输出端；当第一电容单元处于第二状态时，电容Cinti的第一端连接高电平VDD，电容Cinti的第二端连接地端VSS。
在一些实施例中，所述RC有源积分型斜坡产生电路包括：运算放大器OPA3、第二可调电容单元组，所述第二可调电容单元组包括j个第二电容单元，每个第二电容单元包括电容Cintrj，其中，j为任意正整数；当第二电容单元处于第一状态时，电容Cintrj的第一端连接所述运算放大器OPA3的负输入端，电容Cintrj的第二端连接所述运算放大器OPA3的输出端；当第二电容单元处于第二状态时，电容Cintrj的第一端连接高电平VDD，电容Cintrj的第二端连接地端VSS。
在一些实施例中，所述RC有源积分器还包括第一开关SW1，所述RC有源积分型斜坡产生电路还包括第二开关SW1r，第一开关SW1的第一端连接所述运算放大器OPA0的负输入端，第一开关SW1的第二端连接所述运算放大器OPA0的输出端；第二开关SW1r的第一端连接所述运算放大器OPA3的负输入端，第一开关SW1r的第二端连接所述运算放大器OPA3的输出端；当所述第一开关SW1和所述第二开关SW1r闭合时，所述运算放大器OPA0和所述运算放大器OPA3复位。
在一些实施例中，所述第一可调电容单元组还包括第一电容Cint0，所述第二可调电容单元组还包括第二电容Cintr0，其特征在于，所述第一电容Cint0的第一端连接所述运算放大器OPA0的负输入端，所述第一电容Cint0的第二端连接所述运算放大器OPA0的输出端；所述第二电容Cintr0的第一端连接所述运算放大器OPA3的负输入端，所述第二电容Cintr0的第二端连接所述运算放大器OPA3的输出端。
在一些实施例中，所述第一电容单元还包括开关SW2i、开关SW3i、开关SW4i、开关SW5i，其中，所述电容Cinti的第一端连接开关SW2i的第一端和开关SW4i的第一端，所述电容Cinti的第二端连接开关SW3i的第一端和开关SW5i的第一端；开关SW2i的第二端连接所述运算放大器OPA0的负输入端，开关SW3i的第二端连接所述运算放大器OPA0的输出端，开关SW4i的第二端连接高电平VDD，开关SW5i的第二端连接地端VSS；当开关SW2i和开关SW3i接通且开关SW4i和开关SW5i断开时，所述第一电容单元处于第一状态，当开关SW2i和开关SW3i断开时且开关SW4i和开关SW5i接通时，所述第一电容单元处于第二状态。
在一些实施例中，所述第二电容单元还包括开关SW2rj、开关SW3rj、开关SW4rj、开关SW5rj，其中，所述电容Cintrj的第一端连接开关SW2rj的第一端和开关SW4rj的第一端，所述电容Cintrj的第二端连接开关SW3rj的第一端和开关SW5rj的第一端；开关SW2rj的第二端连接所述运算放大器OPA3的负输入端，开关SW3rj的第二端连接所述运算放大器OPA3的输出端，开关SW4rj的第二端连接高电平VDD，开关SW5rj的第二端连接地端VSS；当开关SW2rj和开关SW3rj接通且开关SW4rj和开关SW5rj断开时，所述第二电容单元处于第一状态，当开关SW2rj和开关SW3rj断开时且开关SW4rj和开关SW5rj接通时，所述第二电容单元处于第二状态。
在一些实施例中，所述比较器包括比较器前置级和比较器输出级，其特征在于，所述比较器前置级包括前置放大级和差分转单端输出级；所述比较器前置级和比较器输出级间设置有复位开关SW9，复位开关SW9的第一端连接所述比较器前置级的输出端，复位开关SW9的第二端连接地端VSS。
在一些实施例中，所述比较器输出级包括第一PMOS管MP1、第二PMOS管MP2、NMOS管MN0、电流源Ib1和反相器INV1，其特征在于，所述第一PMOS管MP1的源极和所述第二PMOS管MP2的源极连接高电平VDD；所述第一PMOS管MP1的栅极连接自身的漏极和第二PMOS管MP2的栅极；所述电流源连接所述第一PMOS管的漏极和地端VSS；所述第二PMOS管的漏极连接所述反相器INV1的输入端和所述NMOS管MN0的漏极，所述NMOS管MN0的源极连接地端VSS；所述比较器前置级的输出端连接所述NMOS管的栅极。
在一些实施例中，所述高线性度采样保持电路包括：开关SW6、开关SW7和采样电容Csh；开关SW6的第一端连接所述运算放大器OPA0的输出端，开关SW6的第二端连接采样电容Csh的第一端和比较器的负输入端，采样电容Csh的第二端连接地端VSS；开关SW7的第一端连接所述运算放大器OPA0的输出端，开关SW7的第二端连接比较器的正输入端。
在一些实施例中，所述列读出电路还包括偏压产生电路，所述偏压产生电路产生偏压Vcm和偏压Vrstr，所述偏压Vcm输入至所述运算放大器OPA0的正输入端，所述偏压Vrstr输入至所述运算放大器OPA3的正输入端。
在一些实施例中，所述偏压产生电路包括运算放大器OPA1和运算放大器OPA2，其中，所述偏压产生电路通过电阻串分压产生低电位Vb1和高电位Vb2；所述高电位Vb2输入至所述运算放大器OPA1的正输入端，运算放大器OPA1的负输入端连接自身的输出端，运算放大器OPA1的输出端连接所述运算放大器OPA0的正输入端；所述低电位Vb1输入至所述运算放大器OPA2的正输入端，运算放大器OPA2的负输入端连接自身的输出端，运算放大器OPA2的输出端连接所述运算放大器OPA3的正输入端。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其它类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构和操作。
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。
图1是一种现有的读出电路示意图；
图2是另一种现有的读出电路示意图；
图3是根据本申请的一些实施例所示的一种读出电路模块图；
图4是根据本申请的一些实施例所示的一种读出电路示意图；以及
图5是根据本申请的一些实施例所示的一种读出电路的工作时序图。
具体实施方式
图1是一种现有的读出电路示意图。在图1所示的读出电路中，采样电容完成一行的积分后，即切入比较器进行下一行的转换。但由于该结构是无源的采样保持，在开关切换时，由于开关的寄生晶体管电容影响，会导致较差的积分非线性。
图2是另一种现有的读出电路示意图。在图2所示的读出电路中，采用了奇偶电容积分并采样保持的结构，并利用斜坡信号的斜率温漂补偿积分器的温漂。该结构的缺点为，奇偶电容在版图设计时容易产生失配及串扰，导致行列的固定噪声。
图3是根据本申请的一些实施例所示的一种读出电路模块图。如图3所示，所述读出电路包括基于电阻串分压的偏置产生电路、列读出电路、RC有源积分型斜坡产生器、格雷码计数器、并转串逻辑。所述列读出电路包括模拟前端电路、RC有源积分器、高线性度采样保持电路、带输出限流复位的比较器和数据锁存器。
值得说明的是，本申请的发明点不在于模拟前端电路、格雷码计数器、数据锁存器，并转串逻辑，本发明的详细电路结构见图4及其描述。
图4是根据本申请的一些实施例所示的一种读出电路示意图。与图3相对应地，图4中所示的读出电路包括基于电阻串分压的偏置产生电路、RC有源积分器、RC有源积分型斜坡产生电路、高线性度采样保持电路和带输出限流复位的比较器。
如图4所示，所述RC有源积分器包括运算放大器OPA0、第一可调电容单元组，所述第一可调电容单元组包括i个第一电容单元，每个第一电容单元包括电容Cinti，其中，i为任意正整数。
当第一电容单元处于第一状态时，电容Cinti的第一端连接所述运算放大器OPA0的负输入端，电容Cinti的第二端连接所述运算放大器OPA0的输出端；当第一电容单元处于第二状态时，电容Cinti的第一端连接高电平VDD，电容Cinit的第二端连接地端VSS。
在一些实施例中，所述RC有源积分器还包括第一开关SW1，第一开关SW1的第一端连接所述运算放大器OPA0的负输入端，第一开关SW1的第二端连接所述运算放大器OPA0的输出端。如图4所示，第一开关SW1由控制信号RST控制。
在一些实施例中，所述第一可调电容单元组还包括第一电容Cint0。所述第一电容Cint0的第一端连接所述运算放大器OPA0的负输入端，所述第一电容Cint0的第二端连接所述运算放大器OPA0的输出端。
在一些实施例中，所述第一电容单元还包括开关SW2i、开关SW3i、开关SW4i、开关SW5i，其中，所述电容Cinti的第一端连接开关SW2i的第一端和开关SW4i的第一端，所述电容Cinti的第二端连接开关SW3i的第一端和开关SW5i的第一端；开关SW2i的第二端连接所述运算放大器OPA0的负输入端，开关SW3i的第二端连接所述运算放大器OPA0的输出端，开关SW4i的第二端连接高电平VDD，开关SW5i的第二端连接地端VSS；当开关SW2i和开关SW3i接通且开关SW4i和开关SW5i断开时，所述第一电容单元处于第一状态，当开关SW2i和开关SW3i断开时且开关SW4i和开关SW5i接通时，所述第一电容单元处于第二状态。
在一些实施例中，第i个第一电容单元的4个开关需要至少2个二进制信号控制。如图4所示，第i个第一电容单元中的开关SW2i和开关SW3i由控制信号Si控制，第i个第一电容单元中的SW4i和开关SW5i由控制信号Sbi控制。进一步地，所述i个第一电容单元可以由2i个二进制信号同步控制。
综上所述，Cint0与Cinti为积分电容，其中Cinti为可由开关选通的电容，开关SW2i与开关SW3i由信号Si控制，开关SW4i和开关SW5i由信号Sbi控制，Si与Sbi为一对相反且互相不交叠的信号。总积分电容为：
在积分器中，未被SW2i和SW3i选通的第一电容，由SW4i和SW5i选通跨接在电源VDD和地VSS之间，作为电源和地之间的去耦电容，可以降低电源和地之间的噪声。因此，通过调节积分电容的大小，可以调节所述RC有源积分器的增益。
如图4所示，所述RC有源积分型斜坡产生电路包括运算放大器OPA3、第二可调电容单元组，所述第二可调电容单元组包括j个第二电容单元，每个第二电容单元包括电容Cintrj，其中，j为任意正整数。
当第二电容单元处于第一状态时，电容Cintrj的第一端连接所述运算放大器OPA3的负输入端，电容Cintrj的第二端连接所述运算放大器OPA3的输出端；当第二电容单元处于第二状态时，电容Cintrj的第一端连接高电平VDD，电容Cintrj的第二端连接地端VSS。
在一些实施例中，所述RC有源积分型斜坡产生电路还包括第二开关SW1r，第二开关SW1r的第一端连接所述运算放大器OPA3的负输入端，第一开关SW1r的第二端连接所述运算放大器OPA3的输出端。如图4所示，第二开关SW1r也由控制信号RST控制。也就是说，所述第二开关SW1r和所述第一开关SW1同步工作。
在一些实施例中，所述第二可调电容单元组还包括第二电容Cintr0。所述第二电容Cintr0的第一端连接所述运算放大器OPA3的负输入端，所述第二电容Cintr0的第二端连接所述运算放大器OPA3的输出端。
在一些实施例中，所述第二电容单元还包括开关SW2rj、开关SW3rj、开关SW4rj、开关SW5rj，其中，所述电容Cintrj的第一端连接开关SW2rj的第一端和开关SW4rj的第一端，所述电容Cintrj的第二端连接开关SW3rj的第一端和开关SW5rj的第一端；开关SW2rj的第二端连接所述运算放大器OPA3的负输入端，开关SW3rj的第二端连接所述运算放大器OPA3的输出端，开关SW4rj的第二端连接高电平VDD，开关SW5rj的第二端连接地端VSS；当开关SW2rj和开关SW3rj接通且开关SW4rj和开关SW5rj断开时，所述第二电容单元处于第一状态，当开关SW2rj和开关SW3rj断开时且开关SW4rj和开关SW5rj接通时，所述第二电容单元处于第二状态。
在一些实施例中，第j个第二电容单元的4个开关需要至少2个二进制信号控制。如图4所示，第j个第二电容单元中的开关SW2rj和开关SW3rj由控制信号Sj控制，第j个第二电容单元中的SW4rj和开关SW5rj由控制信号Sbj控制。进一步地，所述j个第一电容单元可以由2j个二进制信号同步控制。
由OPA3和Cintr0及Cintrj构成的斜坡(RAMP)电路,其作用是产生供单斜率AD转换用的斜坡信号，其本质上也是一个积分器。因此在这里的RAMP采用了和前述RC有源积分器相同的可调电容结构，且未被SW2rj和SW3rj选通的电容会被SW4rj和SW5rj选通跨接在电源VDD和地VSS之间，作为去耦电容使用。同理，斜坡电路的总积分电容为：
在一些实施例中，上述结构中的RC有源积分器和RC有源积分型斜坡电路中的第一可调电容单元组和第二可调电容单元组的电容值可调，所述第一可调电容单元组中的第一电容单元和第二可调电容单元组中的第二电容单元可以作为积分电容使用，也可以跨接在高电平VDD和地端VSS之间作为去耦电容使用，作为去耦电容使用时，可以滤除比较器开关过程负载电流变化对电源地线的干扰。
如图4所示，所述带输出限流复位的比较器包括比较器前置级和比较器输出级。所述比较器前置级如图4中深灰色框所示，包括前置放大级和差分转单端输出级。所述比较器前置级可能会产生寄生电容Cp。
所述比较器前置级和比较器输出级间设置有复位开关SW9，复位开关SW9的第一端连接所述比较器前置级的输出，复位开关SW9的第二端连接地端VSS。
如图4所示，所述比较器输出级包括第一PMOS管MP1、第二PMOS管MP2、NMOS管MN0、电流源Ib1和反相器INV1。所述第一PMOS管MP1的源极和所述第二PMOS管的源极连接高电平VDD；所述第一PMOS管MP1的栅极连接自身的漏极和第二PMOS管MP2的栅极；所述电流源连接所述第一PMOS管的漏极和地端VSS；所述第二PMOS管的漏极连接所述反相器INV1的输入端和所述NMOS管MN0的漏极，所述NMOS管MN0的源极连接地端VSS；所述比较器前置级的输出端连接所述NMOS管MN0的栅极。
在所述读出电路工作过程中，复位开关SW9通过HITRST信号控制，可以避免比较器在非有效转换周期内的无效翻转。该使能开关置于比较器前置级与比较器输出级之间，只需要1个NMOS即可实现复位开关SW9，节省了电路面积，简化了驱动需求。同时，电流源Ib1与PMOS电流镜MN1与MN2对比较器输出级的上拉电流进行限流，避免了在多列ADC并行转换时，某一列比较器翻转时输出级瞬态大负载电流影响局部电源的质量，导致其他列比较器产生由电源波动耦合的错误翻转。
如图4所示，所述高线性度采样保持电路包括：开关SW6、开关SW7和采样电容Csh。开关SW6的第一端连接所述运算放大器OPA0的输出端，开关SW6的第二端连接采样电容Csh的第一端和比较器的负输入端，采样电容Csh的第二端连接地端VSS。开关SW7的第一端连接所述运算放大器OPA0的输出端，开关SW7的第二端连接比较器的正输入端。
在所述读出电路工作过程中，所述高线性度采样保持电路中的开关SW6和开关SW7在采样电容Csh采样的同时，对带输出限流复位的比较器的输入端的寄生电容Cp进行复位，避免了传统单开关采样时比较器输入级由于寄生效应产生的寄生电容的影响，提高了AD转换的线性度。
如图4所示，所述读出电路还包括开关SW8，开关SW8的第一端连接所述运算放大器OPA3的输出端，开关SW8的第二端连接所述比较器前置级。在积分/转换期内，开关SW8闭合，运算放大器OPA3的输出端向所述带输出限流复位的比较器提供参考信号。
如图4所示，所述基于电阻串分压的偏置产生电路能够产生偏压Vcm和偏压Vrstr，所述偏压Vcm输入至所述运算放大器OPA0的正输入端，所述偏压Vrstr输入至所述运算放大器OPA3的正输入端。
更具体地，所述基于电阻串分压的偏压产生电路通过电阻串分压产生低电位Vb1和高电位Vb2。如图4所示，在地端VSS和高电平VREF之间依次连接有电阻Rb1、电阻Rb2和电阻Rb3，电阻Rb1和电阻Rb2之间的电位为低电位Vb1，电阻Rb2和电阻Rb3之间的电位为高电位Vb2。进一步地，所述基于电阻串分压的偏压产生电路包括运算放大器OPA1和运算放大器OPA2。所述高电位Vb2输入至所述运算放大器OPA1的正输入端，运算放大器OPA1的负输入端连接自身的输出端，运算放大器OPA1的输出端连接所述运算放大器OPA0的正输入端。所述低电位Vb1输入至所述运算放大器OPA2的正输入端，运算放大器OPA2的负输入端连接自身的输出端，运算放大器OPA2的输出端连接所述运算放大器OPA3的正输入端。
如图4所示，读出电路中还包括电阻Rint和开关SW0，电阻Rint的第一端连接开关SW0的第一端，电阻Rint的第二端的电压为Vagc，开关SW0的第二端连接所述运算放大器OPA0的负输入端。所述电压Vagc由模拟前端电路产生，在此不做赘述。
如图4所示，读出电路中还包括电阻Rintr和开关SW0r，电阻Rintr的第一端连接开关SW0r的第一端，电阻Rintr的第二端连接地端VSS，开关SW0的第二端连接所述运算放大器OPA3的负输入端。
通过如上所述的偏置电压产生电路设计，斜坡电路与积分器的偏压Vrstr与Vcm来自于同一个VREF的分压，并且这两个偏压各自通过一级单位增益缓冲电路(图中的OPA1与OPA2)才连接到积分器和斜坡电路，通过单位增益缓冲电路的作用抑制开关电容结构的“回踢”，通过采用来自同一VREF分压得到的Vrstr和Vcm来抑制VREF本身的噪声。
值得说明的是，本申请中所述的开关可以是任意形式的开关。本申请中所述的电容可以是任意形式的电容。
通过图5中的时序图来说明本申请中所述读出电路的运作过程。图5是根据本申请的一些实施例所示的一种读出电路的工作时序图。
在时序设计上，通过重合RC有源积分型斜坡产生电路及积分器的复位期及积分/转换期，及避免了采样周期内的开关干扰，可以较为稳定快速的采样操作，从而尽可能地延长了积分时间，具体为：
第X行积分器复位时，第X-1行的斜坡电路也复位；
第X行积分器积分时，第X-1行的斜坡电路产生斜坡，进行A/D转换；
RST高电平有效为复位期。在复位期内，开关SW1与开关SW1r闭合，运放OPA0和OPA3的输出端和负输入端被短接，为单位增益运放结构，运放的输出和其正输入端的电压相等。因此积分器的输出为Vcm，斜坡电路的输出为Vrstr。
如图4所示，开关SW0由信号INT控制，开关SW0r由信号INTr控制。特别地，开关SW0和开关SW0r同步控制。例如，INT与INTr高电平有效且RST为低电平无效时，此时为积分/转换期。在积分/转换期内，SW0闭合，SW1断开，积分器对第x行进行积分操作，输出端电压为：
其中，Vagc为输入积分器的电压值。tint为积分时间，通过调节Cint,t可以调节积分器的增益。
同时在积分/转期器内，斜坡电路进行积分产生斜坡电压为：
斜坡电路的增益可以通过调节积分电容来选择合适的增益。斜坡电压的作用时作为比较器的正输入端，与第x-1行采样保持在电容Csh上的结果进行比较，当斜坡信号的值达到采样保持的值时，比较器翻转输出HIT信号。
SH信号高电平有效为采样期，在采样期内，开关SW6与SW7闭合,将第x行积分的结果Vint采样到采样电容Csh上并保持。
根据比较器的工作原理及和Vramp的表达式，可以得到从积分开始到比较器发生翻转产生HIT信号所需的时间为：
其中，
为斜坡信号的斜率。
当转换期开始时采用计数器计数，当HIT的上升沿到来时计数器停止，计数的次数作为模/数转换的数字码值，则该码值为：
其中，Tcnt为使用的计数器的计数周期。
由(3)、(5)、(6)式可得：
其中Vcm和Vrstr由电阻串分压产生，为：
将(8)、(9)代入(7)，有：
在(10)式中，Vcm和Vrstr中的VREF项被抵消，该电路结构可以有效抑制VREF上低频噪声和波动的影响。
与现有技术相比，本申请的有益效果表现如下：
一、本申请中的读出电路中，积分器和斜坡电路均采用可调电容，可调电容通过开关控制，可以作为积分电容使用，也可以跨接在电源和地之间作为去耦电容使用,滤除比较器开关过程负载电流变化对电源地线的干扰。
二、本申请中的读出电路中，斜坡电路与积分器的偏压Vrstr与Vcm来自于同一个VREF的分压，有效抑制了VREF本身的噪声。
三、采样保持结构中的开关SW6与SW7在电容Csh采样的同时，对比较器输入端存在的寄生电容Cp进行复位，避免了传统单开关采样时比较器输入寄生MOS电容的影响，提高了AD转换的线性度。
四、比较器的输出级，HITRST信号控制开关SW9复位操作，避免比较器在非有效转换周期内的无效翻转。该使能开关置于比较器前置级与比较器输出级之间，只需要1个NMOS即可实现，节省了电路面积，简化了驱动需求。同时电流源Ib1与PMOS电流镜MN1与MN2对比较器输出级的上拉电流进行限流，避免了在多列ADC并行转换时，某一列比较器翻转时输出级瞬态大负载电流影响局部电源的质量，导致其他列比较器产生由电源波动耦合的错误翻转。
以上内容描述了本申请和/或一些其他的示例。根据上述内容，本申请还可以作出不同的变形。本申请披露的主题能够以不同的形式和例子所实现，并且本申请可以被应用于大量的应用程序中。后文权利要求中所要求保护的所有应用、修饰以及改变都属于本申请的范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
针对本申请引用的每个专利、专利申请、专利申请公开物和其他材料，如文章、书籍、说明书、出版物、文档、物件等，特将其全部内容并入本申请作为参考。与本申请内容不一致或产生冲突的申请历史文件除外，对本申请权利要求最广范围有限制的文件(当前或之后附加于本申请中的)也除外。需要说明的是，如果本申请附属材料中的描述、定义、和/或术语的使用与本申请所述内容有不一致或冲突的地方，以本申请的描述、定义和/或术语的使用为准。
最后，应当理解的是，本申请中所述实施例仅用以说明本申请实施例的原则。其他的变形也可能属于本申请的范围。因此，作为示例而非限制，本申请实施例的替代配置可视为与本申请的教导一致。相应地，本申请的实施例不限于本申请明确介绍和描述的实施例。
Claims (10)
1.一种读出电路，其特征在于，包括：
RC有源积分器、RC有源积分型斜坡产生电路、高线性度采样保持电路和比较器；
所述RC有源积分器包括运算放大器OPA0、第一可调电容单元组，所述第一可调电容单元组包括i个第一电容单元，每个第一电容单元包括电容Cinti，其中，i为任意正整数；
当第一电容单元处于第一状态时，电容Cinti的第一端连接所述运算放大器OPA0的负输入端，电容Cinti的第二端连接所述运算放大器OPA0的输出端；
当第一电容单元处于第二状态时，电容Cinti的第一端连接高电平VDD，电容Cinti的第二端连接地端VSS；
所述RC有源积分型斜坡产生电路包括运算放大器OPA3、第二可调电容单元组，所述第二可调电容单元组包括j个第二电容单元，每个第二电容单元包括电容Cintrj，其中，j为任意正整数；
当第二电容单元处于第一状态时，电容Cintrj的第一端连接所述运算放大器OPA3的负输入端，电容Cintrj的第二端连接所述运算放大器OPA3的输出端；
当第二电容单元处于第二状态时，电容Cintrj的第一端连接高电平VDD，电容Cintrj的第二端连接地端VSS。
2.如权利要求1所述的读出电路，其特征在于，所述RC有源积分器还包括第一开关SW1，所述RC有源积分型斜坡产生电路还包括第二开关SW1r，
第一开关SW1的第一端连接所述运算放大器OPA0的负输入端，第一开关SW1的第二端连接所述运算放大器OPA0的输出端；
第二开关SW1r的第一端连接所述运算放大器OPA3的负输入端，第二 开关SW1r的第二端连接所述运算放大器OPA3的输出端；
当所述第一开关SW1和所述第二开关SW1r闭合时，所述运算放大器OPA0和所述运算放大器OPA3复位。
3.如权利要求1所述的读出电路，所述第一可调电容单元组还包括第一电容Cint0，所述第二可调电容单元组还包括第二电容Cintr0，其特征在于，
所述第一电容Cint0的第一端连接所述运算放大器OPA0的负输入端，所述第一电容Cint0的第二端连接所述运算放大器OPA0的输出端；
所述第二电容Cintr0的第一端连接所述运算放大器OPA3的负输入端，所述第二电容Cintr0的第二端连接所述运算放大器OPA3的输出端。
4.如权利要求1所述的读出电路，其特征在于，所述第一电容单元还包括开关SW2i、开关SW3i、开关SW4i、开关SW5i，其中，
所述电容Cinti的第一端连接开关SW2i的第一端和开关SW4i的第一端，所述电容Cinti的第二端连接开关SW3i的第一端和开关SW5i的第一端；
开关SW2i的第二端连接所述运算放大器OPA0的负输入端，开关SW3i的第二端连接所述运算放大器OPA0的输出端，开关SW4i的第二端连接高电平VDD，开关SW5i的第二端连接地端VSS；
当开关SW2i和开关SW3i接通且开关SW4i和开关SW5i断开时，所述第一电容单元处于第一状态，当开关SW2i和开关SW3i断开时且开关SW4i和开关SW5i接通时，所述第一电容单元处于第二状态。
5.如权利要求1所述的读出电路，其特征在于，所述第二电容单元还包括开关SW2rj、开关SW3rj、开关SW4rj、开关SW5rj，其中，
所述电容Cintrj的第一端连接开关SW2rj的第一端和开关SW4rj的第一端，所述电容Cintrj的第二端连接开关SW3rj的第一端和开关SW5rj的第一端；
开关SW2rj的第二端连接所述运算放大器OPA3的负输入端，开关SW3rj的第二端连接所述运算放大器OPA3的输出端，开关SW4rj的第二端连接高电平VDD，开关SW5rj的第二端连接地端VSS；
当开关SW2rj和开关SW3rj接通且开关SW4rj和开关SW5rj断开时，所述第二电容单元处于第一状态，当开关SW2rj和开关SW3rj断开时且开关SW4rj和开关SW5rj接通时，所述第二电容单元处于第二状态。
6.如权利要求1所述的读出电路，所述比较器包括比较器前置级和比较器输出级，其特征在于，
所述比较器前置级包括前置放大级和差分转单端输出级；
所述比较器前置级和比较器输出级间设置有复位开关SW9，复位开关SW9的第一端连接所述比较器前置级的输出端，复位开关SW9的第二端连接地端VSS。
7.如权利要求6所述的读出电路，所述比较器输出级包括第一PMOS管MP1、第二PMOS管MP2、NMOS管MN0、电流源Ib1和反相器IN V1，其特征在于，
所述第一PMOS管MP1的源极和所述第二PMOS管MP2的源极连接高电平VDD；
所述第一PMOS管MP1的栅极连接自身的漏极和第二PMOS管MP2的栅极；
所述电流源连接所述第一PMOS管的漏极和地端VSS；
所述第二PMOS管的漏极连接所述反相器INV1的输入端和所述NMOS管MN0的漏极，所述NMOS管MN0的源极连接地端VSS；
所述比较器前置级的输出端连接所述NMOS管的栅极。
8.如权利要求6所述的读出电路，其特征在于，所述高线性度采样保持电路包括：
开关SW6、开关SW7和采样电容Csh；
开关SW6的第一端连接所述运算放大器OPA0的输出端，开关SW6的第二端连接采样电容Csh的第一端和比较器的负输入端，采样电容Csh的第二端连接地端VSS；
开关SW7的第一端连接所述运算放大器OPA0的输出端，开关SW7的第二端连接比较器的正输入端。
9.如权利要求1-8任一所述的读出电路，其特征在于，所述读出电路还包括偏压产生电路，所述偏压产生电路产生偏压Vcm和偏压Vrstr，所述偏压Vcm输入至所述运算放大器OPA0的正输入端，所述偏压Vrstr输入至所述运算放大器OPA3的正输入端。
10.如权利要求9所述的读出电路，其特征在于，所述偏压产生电路包括运算放大器OPA1和运算放大器OPA2，其中，
所述偏压产生电路通过电阻串分压产生低电位Vb1和高电位Vb2；
所述高电位Vb2输入至所述运算放大器OPA1的正输入端，运算放大器OPA1的负输入端连接自身的输出端，运算放大器OPA1的输出端连接所述运算放大器OPA0的正输入端；
所述低电位Vb1输入至所述运算放大器OPA2的正输入端，运算放大器OPA2的负输入端连接自身的输出端，运算放大器OPA2的输出端连接所述运算放大器OPA3的正输入端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910359140.0A CN110146179B (zh) | 2019-04-30 | 2019-04-30 | 一种非制冷红外列级积分及单斜率转换读出电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910359140.0A CN110146179B (zh) | 2019-04-30 | 2019-04-30 | 一种非制冷红外列级积分及单斜率转换读出电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110146179A CN110146179A (zh) | 2019-08-20 |
| CN110146179B true CN110146179B (zh) | 2020-05-22 |
Family
ID=67594793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910359140.0A Active CN110146179B (zh) | 2019-04-30 | 2019-04-30 | 一种非制冷红外列级积分及单斜率转换读出电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110146179B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112857589B (zh) * | 2021-01-21 | 2022-04-15 | 北京大学 | 一种列级读出电路和一种非制冷红外热像仪 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714841A (en) * | 1984-06-30 | 1987-12-22 | Sony Corporation | Double-sided logic input differential switch |
| CN104539857A (zh) * | 2014-12-26 | 2015-04-22 | 电子科技大学 | 光电流读出电路及自适应光强成像阵列电路及其控制方法 |
| CN106791496A (zh) * | 2015-11-16 | 2017-05-31 | 豪威科技股份有限公司 | 通过连续时间读出电路中的斜坡产生器改善图像传感器电源抑制比 |
| CN108200364A (zh) * | 2018-01-05 | 2018-06-22 | 浙江大学 | 一种应用于cmos图像传感器的列读出电路 |
| US10268226B1 (en) * | 2018-01-16 | 2019-04-23 | Faraday Technology Corp. | Voltage generating device and calibrating method thereof |
-
2019
- 2019-04-30 CN CN201910359140.0A patent/CN110146179B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714841A (en) * | 1984-06-30 | 1987-12-22 | Sony Corporation | Double-sided logic input differential switch |
| CN104539857A (zh) * | 2014-12-26 | 2015-04-22 | 电子科技大学 | 光电流读出电路及自适应光强成像阵列电路及其控制方法 |
| CN106791496A (zh) * | 2015-11-16 | 2017-05-31 | 豪威科技股份有限公司 | 通过连续时间读出电路中的斜坡产生器改善图像传感器电源抑制比 |
| CN108200364A (zh) * | 2018-01-05 | 2018-06-22 | 浙江大学 | 一种应用于cmos图像传感器的列读出电路 |
| US10268226B1 (en) * | 2018-01-16 | 2019-04-23 | Faraday Technology Corp. | Voltage generating device and calibrating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110146179A (zh) | 2019-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10284145B2 (en) | Variable gain amplifier utilizing positive feedback and time-domain calibration | |
| US7400279B2 (en) | Circuits and methods with comparators allowing for offset reduction and decision operations | |
| JP4234159B2 (ja) | オフセット補正装置、半導体装置および表示装置ならびにオフセット補正方法 | |
| Zheng et al. | A 14-bit 250 MS/s IF sampling pipelined ADC in 180 nm CMOS process | |
| US9077323B1 (en) | Latched comparator circuitry | |
| US20190035834A1 (en) | Comparator for low-banding noise and cmos image sensor including the same | |
| Macq et al. | A 10-bit pipelined switched-current A/D converter | |
| US20170111056A1 (en) | Fast current mode sigma-delta analog-to-digital converter | |
| Wu et al. | A CMOS transistor-only 8-b 4.5-Ms/s pipelined analog-to-digital converter using fully-differential current-mode circuit techniques | |
| CN110146179B (zh) | 一种非制冷红外列级积分及单斜率转换读出电路 | |
| WO2016203525A1 (ja) | 半導体装置 | |
| US10396725B2 (en) | Amplifier and reset method thereof | |
| CN112243099B (zh) | 具有比较器的列放大器复位电路 | |
| CN111263090B (zh) | 读出电路结构及其工作时序控制方法 | |
| Chen et al. | An improved mos self-biased ring amplifier and modified auto-zeroing scheme | |
| CN109361883B (zh) | 像素读出电路及图像传感器 | |
| CN117215361A (zh) | 一种斜坡电压产生电路及波形数字化系统 | |
| US10804860B2 (en) | Gain amplifier for reducing inter-channel error | |
| US7898337B2 (en) | High slew rate amplifier, analog-to-digital converter using same, CMOS imager using the analog-to-digital converter and related methods | |
| KR20060018553A (ko) | 기준 전압의 흔들림을 줄이기 위한 기준 전압 흔들림 보상회로 및 이를 가지는 비교기 | |
| US11611336B2 (en) | Comparator for low-banding noise and CMOS image sensor including the same | |
| US20120007759A1 (en) | Track-and-hold circuit and a/d converter | |
| CN111355907B (zh) | 一种用于cmos图像传感器的列级adc及其实现方法 | |
| US11152949B2 (en) | Pipelined successive approximation register analog-to-digital converter and method of analog-to-digital conversion | |
| CN113452371B (zh) | 连续逼近暂存式模拟数字转换器与相关的控制方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: An uncooled infrared column level integration and single slope conversion readout circuit Effective date of registration: 20211202 Granted publication date: 20200522 Pledgee: Haidian Beijing science and technology enterprise financing Company limited by guarantee Pledgor: BEIJING ANKU ZHIXIN TECHNOLOGY Co.,Ltd. Registration number: Y2021110000085 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |