JPS62236211A - 論理回路 - Google Patents
論理回路Info
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- JPS62236211A JPS62236211A JP8034586A JP8034586A JPS62236211A JP S62236211 A JPS62236211 A JP S62236211A JP 8034586 A JP8034586 A JP 8034586A JP 8034586 A JP8034586 A JP 8034586A JP S62236211 A JPS62236211 A JP S62236211A
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- 230000010354 integration Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、差動増幅器を基本とした論理回路に関し、特
に並列比較型Ａ ／ Ｄ変換器の変化点検出回路等に利
用して好適な論理回路に関する。
に並列比較型Ａ ／ Ｄ変換器の変化点検出回路等に利
用して好適な論理回路に関する。
（従来の技術）
従来、この種め論理回路として、第２図に示すＮ０Ｒ（
ＯＲ）形回路、第３図に示すような縦形に差動スイッチ
を積み重ねた回路がある。
ＯＲ）形回路、第３図に示すような縦形に差動スイッチ
を積み重ねた回路がある。
第２図の論理回路は、差動対をなすトランジスタＱ、な
いしＱ２、負荷抵抗Ｒ８およびＲ４、定電流源１０．バ
イアス回路１１（内部の構成は一例として示す）から構
成される。いま、ディジタル入力端子７および８０入力
電圧が共に、バイアス回路１１により得られトランジス
タＱ、のペースに印加されるしきい値電圧に対してノ・
イレペル状態′Ｈ″′（以下、単に“Ｈ“と示す）にあ
る場合には、トランジスタＱ、およびＱ６は共に導通状
態、トランジスタＱ、はしゃ断状態となり、定電流源１
０の電流工は電源線１２、負荷抵抗Ｒｓ、トランジスタ
Ｑｓおよび”６、電源線１３の経路で流れる。従って、
出力端子９ａおよび９ｂの電位は、電源線１２の電位を
ｖｃｃ、負荷抵抗Ｒ８およびＲ２の抵抗値をＲとすると
、それぞれｖＱＱ ＋ ｖ（ｊ（！ −Ｒ工となる。こ
こで、出力端子９ａおよび９ｂの電位がｖｃｃのとき“
Ｈ“＊ｖＱＱ−Ｒ工のときロウレベル状態“Ｌ“（以下
、単に“Ｌｌと示す）と表わすことにすると、入力端子
７および８と出力端子９ａおよび９ｂの間には、上記の
場合と同様な考慮に従って、第１表に示すような関係が
成立する。
いしＱ２、負荷抵抗Ｒ８およびＲ４、定電流源１０．バ
イアス回路１１（内部の構成は一例として示す）から構
成される。いま、ディジタル入力端子７および８０入力
電圧が共に、バイアス回路１１により得られトランジス
タＱ、のペースに印加されるしきい値電圧に対してノ・
イレペル状態′Ｈ″′（以下、単に“Ｈ“と示す）にあ
る場合には、トランジスタＱ、およびＱ６は共に導通状
態、トランジスタＱ、はしゃ断状態となり、定電流源１
０の電流工は電源線１２、負荷抵抗Ｒｓ、トランジスタ
Ｑｓおよび”６、電源線１３の経路で流れる。従って、
出力端子９ａおよび９ｂの電位は、電源線１２の電位を
ｖｃｃ、負荷抵抗Ｒ８およびＲ２の抵抗値をＲとすると
、それぞれｖＱＱ ＋ ｖ（ｊ（！ −Ｒ工となる。こ
こで、出力端子９ａおよび９ｂの電位がｖｃｃのとき“
Ｈ“＊ｖＱＱ−Ｒ工のときロウレベル状態“Ｌ“（以下
、単に“Ｌｌと示す）と表わすことにすると、入力端子
７および８と出力端子９ａおよび９ｂの間には、上記の
場合と同様な考慮に従って、第１表に示すような関係が
成立する。
第 １ 表
ところで、並列比較型のＡ／Ｄ 変換器の変化点検出回
路においては、ある入力状態の組み合せの場合の出力状
態が他のすべての組み合せの場合の入力状態に対する出
力状態とは異なるという論理演算が必要であり、第２図
の従来例においては、第１表の入出力関係かられかるよ
うに上記の論理演算が実行される。
路においては、ある入力状態の組み合せの場合の出力状
態が他のすべての組み合せの場合の入力状態に対する出
力状態とは異なるという論理演算が必要であり、第２図
の従来例においては、第１表の入出力関係かられかるよ
うに上記の論理演算が実行される。
また、別の従来例の第３図の論理回路は、それぞれ差動
対をなすトランジスタＱ、およびＱｏ、トランジスタＱ
１゜およびＱ１１％負荷抵抗Ｒ１およびＲ６、定電流源
１７を備え、縦形に差動対を積み重ねた回路である。こ
こで、ディジタル入力端子１４＆および１５ｋに対しそ
れぞれディジタル入力端子１４ｔｌおよび１５ｂは逆相
の入力端子とする。
対をなすトランジスタＱ、およびＱｏ、トランジスタＱ
１゜およびＱ１１％負荷抵抗Ｒ１およびＲ６、定電流源
１７を備え、縦形に差動対を積み重ねた回路である。こ
こで、ディジタル入力端子１４＆および１５ｋに対しそ
れぞれディジタル入力端子１４ｔｌおよび１５ｂは逆相
の入力端子とする。
いま、ディジタル入力端子１４＆および１５ＪＬが共に
−２、ディジタル入力端子１４１）および１５１）が共
に“Ｈ”の場合には、トランジスタＱ。
−２、ディジタル入力端子１４１）および１５１）が共
に“Ｈ”の場合には、トランジスタＱ。
およびＱ、。はしゃ断状態、トランジスタＱ、および’
Ｌｉｔは導通状態となり、定電流源１７の電流工は、電
源線１９、負荷抵抗Ｒ６、トランジスタｑ９、トランジ
スタＱ、、１、電源線２０の経路で流れる。
Ｌｉｔは導通状態となり、定電流源１７の電流工は、電
源線１９、負荷抵抗Ｒ６、トランジスタｑ９、トランジ
スタＱ、、１、電源線２０の経路で流れる。
従って、出力端子１６＆および１６ｍ）の状態はそれぞ
れ“Ｌ′″、′Ｈ′″となる。以下、すべてのディジタ
ル入力の組み合せを考慮すると、ディジタル入力端子１
４１Ｌ、 １４ ｂｔ １５ ａおよび１５ｂと出
力端子１６ａおよび１６ｂの間には第２表に示す関係が
成立し、第２図の例と同様な論理演算が行なわれる。
れ“Ｌ′″、′Ｈ′″となる。以下、すべてのディジタ
ル入力の組み合せを考慮すると、ディジタル入力端子１
４１Ｌ、 １４ ｂｔ １５ ａおよび１５ｂと出
力端子１６ａおよび１６ｂの間には第２表に示す関係が
成立し、第２図の例と同様な論理演算が行なわれる。
第２表
（発明が解決しようとする問題点）
上述した従来の論理回路においては、論理回路に加える
しきい値電圧を発生するバイアス回路を要し、集積化す
ることを考慮すると素子数の増大を招き、さらに、上記
のしきい値電圧が温度特性等により変動した場合、“Ｈ
′″レベルと“Ｌルベル、で電圧余裕が異なり、ひいて
は誤った演算を行なうこともあるという問題がある（第
２図参照）。
しきい値電圧を発生するバイアス回路を要し、集積化す
ることを考慮すると素子数の増大を招き、さらに、上記
のしきい値電圧が温度特性等により変動した場合、“Ｈ
′″レベルと“Ｌルベル、で電圧余裕が異なり、ひいて
は誤った演算を行なうこともあるという問題がある（第
２図参照）。
また、第３図に示すような従来の論理回路においては、
演算速度を劣化させないようにするため、入力端子１４
＆および１４ｍ）と入力端子１５＆および１５１）の電
位について、電位差を設ける必要があり、符号１８に一
例として示すようなレベルシフト回路が要求される。す
なわち、第３図の回路には、集積回路化する際、素子数
の増大および消費電力の増大という問題がある。
演算速度を劣化させないようにするため、入力端子１４
＆および１４ｍ）と入力端子１５＆および１５１）の電
位について、電位差を設ける必要があり、符号１８に一
例として示すようなレベルシフト回路が要求される。す
なわち、第３図の回路には、集積回路化する際、素子数
の増大および消費電力の増大という問題がある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する論理回
路は、第１及び第２のトランジスタを能動素子とする第
１の差動増幅器と、第３及び第４のトランジスタを能動
素子とするｆａ２の差動増幅器とを備え、前記第１及び
第４のトランジスタは第１の負荷を共有し、前記第２及
び第３のトランジスタは第２の負荷を共有し、前記′１
ｌＥ１乃至第４のトランジスタは定電流源を共有するこ
とを特徴とする。
路は、第１及び第２のトランジスタを能動素子とする第
１の差動増幅器と、第３及び第４のトランジスタを能動
素子とするｆａ２の差動増幅器とを備え、前記第１及び
第４のトランジスタは第１の負荷を共有し、前記第２及
び第３のトランジスタは第２の負荷を共有し、前記′１
ｌＥ１乃至第４のトランジスタは定電流源を共有するこ
とを特徴とする。
（作用）
本発明においては、２つの差動増幅器がその負荷および
定電流源を共有し、それぞれの差動増幅器の動作電流を
加算形式に用いることにより論理出力とする。
定電流源を共有し、それぞれの差動増幅器の動作電流を
加算形式に用いることにより論理出力とする。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。この実施例
では、ディジタル入力端子１ａおよび２ａは、それぞれ
ディジタル入力端子１ｂおよび２ｂに対し逆相の入力端
子であり、出力は出力端子３ａ１ ゝ１び
３°１す・とり出さする・いま、ディジタル入力端子１
ａおよび２ａが共に“Ｈｏの場合（すなわち、ディジタ
ル入力端子ｌｂおよび２ｂが共に“Ｌ”の場合）、トラ
ンジスタ魁およびＱ４は共に導通状態、トランジスタＱ
、およびＱ、は共にしゃ断状態となり、定１！流源４の
電流２工は、電源線５、負荷抵抗Ｒ８を流れ、トランジ
スタＱ、およびＱ４にそれぞれ電流工が分流した後で、
再び電源線６に電流２工となって流れる。すなわち、ト
ランジスタＱ、およびＱｔからなる第１の差動増幅器と
トランジスタＱ３およびＱ４からなる第２の差動増幅器
との動作電流が、共通の負荷抵抗Ｒ３において加算され
る。従って、負荷抵抗Ｒ１およびＲ２の値をＲ１電源線
５の電位を”ＱＣとすると、出力端子３ａの電位はｖＣ
Ｃになり、出力端子３ｂの電位はｖｃｃ−２ｕ工になる
。
では、ディジタル入力端子１ａおよび２ａは、それぞれ
ディジタル入力端子１ｂおよび２ｂに対し逆相の入力端
子であり、出力は出力端子３ａ１ ゝ１び
３°１す・とり出さする・いま、ディジタル入力端子１
ａおよび２ａが共に“Ｈｏの場合（すなわち、ディジタ
ル入力端子ｌｂおよび２ｂが共に“Ｌ”の場合）、トラ
ンジスタ魁およびＱ４は共に導通状態、トランジスタＱ
、およびＱ、は共にしゃ断状態となり、定１！流源４の
電流２工は、電源線５、負荷抵抗Ｒ８を流れ、トランジ
スタＱ、およびＱ４にそれぞれ電流工が分流した後で、
再び電源線６に電流２工となって流れる。すなわち、ト
ランジスタＱ、およびＱｔからなる第１の差動増幅器と
トランジスタＱ３およびＱ４からなる第２の差動増幅器
との動作電流が、共通の負荷抵抗Ｒ３において加算され
る。従って、負荷抵抗Ｒ１およびＲ２の値をＲ１電源線
５の電位を”ＱＣとすると、出力端子３ａの電位はｖＣ
Ｃになり、出力端子３ｂの電位はｖｃｃ−２ｕ工になる
。
出力電圧のしきい値電圧をｖｃｃ−Ｒｒ／２とし、出力
端子３ａおよび３ｂの電位との大小関係により、出力端
子の電位が大きい場合をＨ″、小さい場合を“Ｌ“と表
わすと、出力端子３ａおよび３ｂの状態はそれぞれ“Ｈ
“および“Ｌ“となる。
端子３ａおよび３ｂの電位との大小関係により、出力端
子の電位が大きい場合をＨ″、小さい場合を“Ｌ“と表
わすと、出力端子３ａおよび３ｂの状態はそれぞれ“Ｈ
“および“Ｌ“となる。
以下、同様にして、すべての場合のディジタル入力と出
力の関係を考慮すると、ディジタル入力端子ｌａｙ
ｌｂｓ ２ａおよび２ｂと出力端子３ａおよび３ｂの
間には第３表に示す関係が成立する。
力の関係を考慮すると、ディジタル入力端子ｌａｙ
ｌｂｓ ２ａおよび２ｂと出力端子３ａおよび３ｂの
間には第３表に示す関係が成立する。
第 ３ 表
従って、第３表よりわかるように、一つの入力状態の場
合の出力状態が他のすべての入力状態の場合の出力状態
とは異なるという演算が実行される。
合の出力状態が他のすべての入力状態の場合の出力状態
とは異なるという演算が実行される。
さらに、本実施例の出力に、しきい値電圧を可変とした
論理回路を接続する。すなわち、上記実施例の出力電圧
のしきい値電圧をｖｃｃ −３Ｒ工／２とした場合には
、ディジタル入力端子ｌａおよび２ａが共に“Ｈ″″の
とき、出力端子３ａおよび３ｂの状態はそれぞれＨ“お
よび“Ｌ″、ディジタｎ−１１＋乍鉢ヱ１Ｑ六−Ｈ“
ギイ、・ンｉルλ力帷工９λが“Ｌ“のとき、出力端子
３ａおよび３ｂの状態は共に４１ Ｈ″となる。以下、
同様にすべての場合を考慮すると、第４表が成立する。
論理回路を接続する。すなわち、上記実施例の出力電圧
のしきい値電圧をｖｃｃ −３Ｒ工／２とした場合には
、ディジタル入力端子ｌａおよび２ａが共に“Ｈ″″の
とき、出力端子３ａおよび３ｂの状態はそれぞれＨ“お
よび“Ｌ″、ディジタｎ−１１＋乍鉢ヱ１Ｑ六−Ｈ“
ギイ、・ンｉルλ力帷工９λが“Ｌ“のとき、出力端子
３ａおよび３ｂの状態は共に４１ Ｈ″となる。以下、
同様にすべての場合を考慮すると、第４表が成立する。
第 ４ 表
第３表からディジタル入力端子と出力端子の関係は、ｌ
ａ、２ａおよび３ａでｔＮＤ演算、１ａ＋２ａおよび３
ｂでＮＯＲ演算、第４表から、１．ａ＋２ａおよび３ａ
でＯＲ演算、１ａｓ２ａおよび３ｂでＮＡＮＤ演算をそ
れぞれ行なっていることになる。すなわち、第１図にお
ける出力端子にしきい値が可変である論理回路を接続す
ることにより、上記論理回路は、Ａ Ｎ Ｄ、 ＩＩ
Ｊ ＯＲ，ＯＲおよびＨＡＮＤの各論理演算を実行可能
とできる。
ａ、２ａおよび３ａでｔＮＤ演算、１ａ＋２ａおよび３
ｂでＮＯＲ演算、第４表から、１．ａ＋２ａおよび３ａ
でＯＲ演算、１ａｓ２ａおよび３ｂでＮＡＮＤ演算をそ
れぞれ行なっていることになる。すなわち、第１図にお
ける出力端子にしきい値が可変である論理回路を接続す
ることにより、上記論理回路は、Ａ Ｎ Ｄ、 ＩＩ
Ｊ ＯＲ，ＯＲおよびＨＡＮＤの各論理演算を実行可能
とできる。
（発明の効果）
以上説明したように、本発明によれば、並列比較型Ａ／
Ｄ変換器の変化点検出回路等の論理演算回路において、
従来必要であったバイアス回路あるいはレベルシフト回
路は不必要で、集積回路化を考慮した場合、素子数、消
費電力の低減が可能となる効果がある。
Ｄ変換器の変化点検出回路等の論理演算回路において、
従来必要であったバイアス回路あるいはレベルシフト回
路は不必要で、集積回路化を考慮した場合、素子数、消
費電力の低減が可能となる効果がある。
また、本発明の論理回路は、しきい値が変えられる別の
論理回路を備えることにより、ＡＮＤ。
論理回路を備えることにより、ＡＮＤ。
ＮＯＲ，ＯＲおよびＮＡＮＤ演算と多種の論理演算が可
能であり、必要に応じて演算の種類の選択が可能になる
効果がある。
能であり、必要に応じて演算の種類の選択が可能になる
効果がある。
第１図は本発明の一実施例の回路図、第２図および第３
図は従来の論理回路例の回路図である。 １ａ＋ ｌｂ〜３ａ、３ｂ＋ ７＊ Ｌ １４
ａ＋１４１）、１５ａ、１５ｍ）・・・ディジタル入力
端子、３ａ＋ ３ｂ、９ａ、９ｂ、１６ａ＊ １６
ｂ・・・出力端子、４．１０．１７・・・定電流源、５
． ６． １２゜１３．１９．２０・・・電源線、１１
・・・バイアス回路、１８・・・レベルシフト回Ｌ Ｑ
ｌ〜Ｑ１１・・・トランジスタ、Ｒ７−Ｒ８・・・抵抗
。 代理人 弁理士 本 庄 伸 弁 箱１図 第２図
図は従来の論理回路例の回路図である。 １ａ＋ ｌｂ〜３ａ、３ｂ＋ ７＊ Ｌ １４
ａ＋１４１）、１５ａ、１５ｍ）・・・ディジタル入力
端子、３ａ＋ ３ｂ、９ａ、９ｂ、１６ａ＊ １６
ｂ・・・出力端子、４．１０．１７・・・定電流源、５
． ６． １２゜１３．１９．２０・・・電源線、１１
・・・バイアス回路、１８・・・レベルシフト回Ｌ Ｑ
ｌ〜Ｑ１１・・・トランジスタ、Ｒ７−Ｒ８・・・抵抗
。 代理人 弁理士 本 庄 伸 弁 箱１図 第２図
Claims (2)
- （１）第１及び第２のトランジスタを能動素子とする第
１の差動増幅器と、第３及び第４のトランジスタを能動
素子とする第２の差動増幅器とを備え、前記第１及び第
４のトランジスタは第１の負荷を共有し、前記第２及び
第３のトランジスタは第２の負荷を共有し、前記第１乃
至第４のトランジスタは定電流源を共有することを特徴
とする論理回路。 - （２）前記第１及び第４のトランジスタと前記第１の負
荷との節点または前記第２及び第３のトランジスタと前
記第２の負荷との節点のうちの少なくとも一方の節点に
しきい値電圧が変えられる別の論理回路を接続してなる
ことを特徴とする特許請求の範囲第１項記載の論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080345A JPH07105710B2 (ja) | 1986-04-08 | 1986-04-08 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080345A JPH07105710B2 (ja) | 1986-04-08 | 1986-04-08 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62236211A true JPS62236211A (ja) | 1987-10-16 |
| JPH07105710B2 JPH07105710B2 (ja) | 1995-11-13 |
Family
ID=13715663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61080345A Expired - Lifetime JPH07105710B2 (ja) | 1986-04-08 | 1986-04-08 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105710B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7369075B2 (en) | 2004-12-16 | 2008-05-06 | Nec Corporation | Output circuit, digital/analog circuit and display apparatus |
| WO2009050854A1 (ja) * | 2007-10-19 | 2009-04-23 | Advantest Corporation | 回路および発振装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209226A (ja) * | 1982-05-31 | 1983-12-06 | Fujitsu Ltd | セツト回路 |
| JPS6115422A (ja) * | 1984-06-30 | 1986-01-23 | Sony Corp | 論理回路 |
-
1986
- 1986-04-08 JP JP61080345A patent/JPH07105710B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209226A (ja) * | 1982-05-31 | 1983-12-06 | Fujitsu Ltd | セツト回路 |
| JPS6115422A (ja) * | 1984-06-30 | 1986-01-23 | Sony Corp | 論理回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7369075B2 (en) | 2004-12-16 | 2008-05-06 | Nec Corporation | Output circuit, digital/analog circuit and display apparatus |
| WO2009050854A1 (ja) * | 2007-10-19 | 2009-04-23 | Advantest Corporation | 回路および発振装置 |
| US7656234B2 (en) | 2007-10-19 | 2010-02-02 | Advantest Corporation | Circuit and oscillating apparatus |
| JPWO2009050854A1 (ja) * | 2007-10-19 | 2011-02-24 | 株式会社アドバンテスト | 回路および発振装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105710B2 (ja) | 1995-11-13 |
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