JPH04155693A - 半導体記憶装置のデータ出力回路 - Google Patents
半導体記憶装置のデータ出力回路Info
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- JPH04155693A JPH04155693A JP2279752A JP27975290A JPH04155693A JP H04155693 A JPH04155693 A JP H04155693A JP 2279752 A JP2279752 A JP 2279752A JP 27975290 A JP27975290 A JP 27975290A JP H04155693 A JPH04155693 A JP H04155693A
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- 239000000758 substrate Substances 0.000 claims description 9
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- 238000010586 diagram Methods 0.000 description 3
- 102100034604 Angiopoietin-like protein 8 Human genes 0.000 description 1
- 101000924544 Homo sapiens Angiopoietin-like protein 8 Proteins 0.000 description 1
- 101100249083 Human cytomegalovirus (strain Merlin) RL12 gene Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置のデータ出力回路に関し、特に
複数のデータ出力を有する半導体記憶装置のデータ出力
回路に関する。
複数のデータ出力を有する半導体記憶装置のデータ出力
回路に関する。
一般に複数のデータ出力を持つ半導体記憶装置において
記憶内容を出力する際、低(LOW)レベル読み出し時
に発生する出力負荷回路から流れ込む電流により、記憶
装置内の接地レベルが高くなり、内部回路動作に誤動作
が発生するという問題があった。そのため、記憶装置内
の接地レベルが高くならない様なさまざまな回路が、提
案され実用化している。
記憶内容を出力する際、低(LOW)レベル読み出し時
に発生する出力負荷回路から流れ込む電流により、記憶
装置内の接地レベルが高くなり、内部回路動作に誤動作
が発生するという問題があった。そのため、記憶装置内
の接地レベルが高くならない様なさまざまな回路が、提
案され実用化している。
第2図は従来のこのような複数のデータ出力を有する半
導体記憶装置のデータ出力回路である。第2図において
、遅延回路1と、P型MOSトランジスタQP1. Q
P21 QPLと、N型MOS)ランジスタQN1.
QN2. QNLと、抵抗素子Rυ1゜RL12. R
LIL、 RVl、 Rvz、 Rvtと、容量Coυ
1・C0U2 、 C0LILと、出力接点0LJTI
、0UT2.0UTLとが示されている。第2図におい
て、データ出力口B2は、P型トランジスタQpsとN
型トランジスタQw1とで精成される出力インバータ回
路と、記憶されたデータを送る出力データ線(1)と、
前記出力インバータ回線との間の遅延回路1とが、複数
組あり、この出力インバータ回路と遅延口!@1との組
み合わせで、データ出力数り個を配置する様に構成され
ている。なお、この遅延回路1はデータ出力ごとに遅延
時間が相異なる様に設定されている。接点0UTIから
0UTLまでは、記憶装置からデータ出力を行なう各デ
ータ出力接点で、抵抗RU、、 RV、、容量Coui
は、このデータ出力接点に付けられている出力負荷回路
である。他の組の負荷回路も同様に構成される。
導体記憶装置のデータ出力回路である。第2図において
、遅延回路1と、P型MOSトランジスタQP1. Q
P21 QPLと、N型MOS)ランジスタQN1.
QN2. QNLと、抵抗素子Rυ1゜RL12. R
LIL、 RVl、 Rvz、 Rvtと、容量Coυ
1・C0U2 、 C0LILと、出力接点0LJTI
、0UT2.0UTLとが示されている。第2図におい
て、データ出力口B2は、P型トランジスタQpsとN
型トランジスタQw1とで精成される出力インバータ回
路と、記憶されたデータを送る出力データ線(1)と、
前記出力インバータ回線との間の遅延回路1とが、複数
組あり、この出力インバータ回路と遅延口!@1との組
み合わせで、データ出力数り個を配置する様に構成され
ている。なお、この遅延回路1はデータ出力ごとに遅延
時間が相異なる様に設定されている。接点0UTIから
0UTLまでは、記憶装置からデータ出力を行なう各デ
ータ出力接点で、抵抗RU、、 RV、、容量Coui
は、このデータ出力接点に付けられている出力負荷回路
である。他の組の負荷回路も同様に構成される。
次に、この従来の複数のデータ出力を有する半導体記憶
装置のデータ出力回路勇回路動作について説明する。初
めに記憶装置から複数の記憶された“1”データが圧力
されている場合、複数の出力データ線には低(LOW)
レベルが出力され、出力インバータ回路の入力はLOW
レベルとなり、P型トランジスタQpr〜QPLがON
状態となって、データ出力接点0UT1から○tJTL
が“1”圧力となっている。次に、記憶装置のデータが
“0”データに変わった場合、記Ia装置内から複数の
データ線に高(High)レベルが同時に送られるが、
遅延口N11により、出力インバータ回路に入力される
High入力に時間差が生じるため、出力インバータの
N型トランジスタQ+vl〜QNLがON状態となるの
に時間差が生じる。よって記憶装置の出力が“1”出力
の場合に充電されていた圧力負荷回路の負荷容量C3U
1〜C0L13の電荷が、出力インバータ回路のN型ト
ランジスタQpi+からQ NLがON状態になること
により、記憶装置内の接地レベルに流れ込む電fL(以
下これを出力電流の称する。)に時間差が生しることに
なる。このため、記憶装置のデータが′1”出力から“
0”出力への変わった際に、複数の出力インバータ回路
のN型トランジスタが同時にON状態となった場合に記
憶装置内の接地レベルに流れ込む出力電流よりも、前記
出力インバータ回路に遅延回路を有する記憶装置の出力
電流の方が、電流ピーク値が小さくなるため、記憶装置
内の接地しベルが高くならない。
装置のデータ出力回路勇回路動作について説明する。初
めに記憶装置から複数の記憶された“1”データが圧力
されている場合、複数の出力データ線には低(LOW)
レベルが出力され、出力インバータ回路の入力はLOW
レベルとなり、P型トランジスタQpr〜QPLがON
状態となって、データ出力接点0UT1から○tJTL
が“1”圧力となっている。次に、記憶装置のデータが
“0”データに変わった場合、記Ia装置内から複数の
データ線に高(High)レベルが同時に送られるが、
遅延口N11により、出力インバータ回路に入力される
High入力に時間差が生じるため、出力インバータの
N型トランジスタQ+vl〜QNLがON状態となるの
に時間差が生じる。よって記憶装置の出力が“1”出力
の場合に充電されていた圧力負荷回路の負荷容量C3U
1〜C0L13の電荷が、出力インバータ回路のN型ト
ランジスタQpi+からQ NLがON状態になること
により、記憶装置内の接地レベルに流れ込む電fL(以
下これを出力電流の称する。)に時間差が生しることに
なる。このため、記憶装置のデータが′1”出力から“
0”出力への変わった際に、複数の出力インバータ回路
のN型トランジスタが同時にON状態となった場合に記
憶装置内の接地レベルに流れ込む出力電流よりも、前記
出力インバータ回路に遅延回路を有する記憶装置の出力
電流の方が、電流ピーク値が小さくなるため、記憶装置
内の接地しベルが高くならない。
一殻に使用される半導体記憶装置は、近年高集積化、多
出力、高速動作が要求される様になってきた。しかしな
がら、前述した従来の複数のデータ出力回路を有する半
導体記憶装置ではさらに多出力になると、出力バッファ
回路に接続する遅延回路が増えるという欠点があり、出
力動作も遅れるという欠点がある。
出力、高速動作が要求される様になってきた。しかしな
がら、前述した従来の複数のデータ出力回路を有する半
導体記憶装置ではさらに多出力になると、出力バッファ
回路に接続する遅延回路が増えるという欠点があり、出
力動作も遅れるという欠点がある。
したがって、本発明の目的は、前記欠点を解決し、遅延
回路を必要とせずに記憶装置内の接地レベルが高くなら
ないような複数のデータ出力回路を持った半導体記憶装
置のデータ出力回路を提供することにある。
回路を必要とせずに記憶装置内の接地レベルが高くなら
ないような複数のデータ出力回路を持った半導体記憶装
置のデータ出力回路を提供することにある。
本発明の半導体記憶装置のデータ出力回路の構成は、半
導体記憶装置からのデータ出力が入力されるゲートを共
通接続し、かつ互いに相補なる第1、第2のトランジス
タを直列接続してなるインバータを複数組設け、前記各
組の前記第2のトランジスタのソースまたはドレイン端
子と前記トランジスタが形成された基板端子との間に抵
抗素子を介在させたことを特徴とする。
導体記憶装置からのデータ出力が入力されるゲートを共
通接続し、かつ互いに相補なる第1、第2のトランジス
タを直列接続してなるインバータを複数組設け、前記各
組の前記第2のトランジスタのソースまたはドレイン端
子と前記トランジスタが形成された基板端子との間に抵
抗素子を介在させたことを特徴とする。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す回路図である。
第1図において、P型MOSトランジスタMpr、Mp
□+ MPLと、しきい値電圧に基板バイアス効果をも
つN型MO3)−ランジスタM Nl 、 M N2゜
MNLと、抵抗素子RRと、出力負荷回路の抵抗素子R
W1. RII2. RIFL、 RXII RX2.
RXLと、出力負荷回路の容量C81+ co2.
coLと、出力接点0UT1.0UT2.○UTLとを
備えている。
□+ MPLと、しきい値電圧に基板バイアス効果をも
つN型MO3)−ランジスタM Nl 、 M N2゜
MNLと、抵抗素子RRと、出力負荷回路の抵抗素子R
W1. RII2. RIFL、 RXII RX2.
RXLと、出力負荷回路の容量C81+ co2.
coLと、出力接点0UT1.0UT2.○UTLとを
備えている。
第1図の半導体記憶装置のデータ出力口i3は、しきい
値電圧の基板バイアス効果をもつN型トランジスタMN
、とP型トランジスタMPよとで構成される比カインバ
ータ回路を有し、この出力インバータ回路をデータ出力
数に応じてL個配置している。また、前記N型MO3)
ランジスタM1からMllLのソース端子と基板端子と
を間には、抵抗素子RRが接続されている。
値電圧の基板バイアス効果をもつN型トランジスタMN
、とP型トランジスタMPよとで構成される比カインバ
ータ回路を有し、この出力インバータ回路をデータ出力
数に応じてL個配置している。また、前記N型MO3)
ランジスタM1からMllLのソース端子と基板端子と
を間には、抵抗素子RRが接続されている。
今、記憶装置内から複数の記憶された“1”データが出
力されている場合、複数の出力インバータ回路の入力に
は、従来の回路と同様に、P型トランジスタMP、〜M
PLがON状態になって、データ出力接点0UT1〜0
UTLは“1”出力となっている0次に、記憶装置内の
記憶された複数のデータが“0”出力に変化した場合、
複数の出力データ線はHighレベルとなり、出力イン
バータ回路の入力には同時にHighレベルが入力され
、P型トランジスタMP1〜MPLが0FFL、N型ト
ランジスタMNl〜MNLがONとなる。このため、圧
力電流が記憶装置内に流れ込み、記憶装置内部の接地レ
ベルの電位が高くなってくる。しかし、N型トランジス
7MN1〜MNLの基板端子とソース端子との間に抵抗
素子RRを接続しているため、基板端子の電位は記憶装
置内部の接地レベルの電位に追従せずに電位変化に時面
差が生じる。
力されている場合、複数の出力インバータ回路の入力に
は、従来の回路と同様に、P型トランジスタMP、〜M
PLがON状態になって、データ出力接点0UT1〜0
UTLは“1”出力となっている0次に、記憶装置内の
記憶された複数のデータが“0”出力に変化した場合、
複数の出力データ線はHighレベルとなり、出力イン
バータ回路の入力には同時にHighレベルが入力され
、P型トランジスタMP1〜MPLが0FFL、N型ト
ランジスタMNl〜MNLがONとなる。このため、圧
力電流が記憶装置内に流れ込み、記憶装置内部の接地レ
ベルの電位が高くなってくる。しかし、N型トランジス
7MN1〜MNLの基板端子とソース端子との間に抵抗
素子RRを接続しているため、基板端子の電位は記憶装
置内部の接地レベルの電位に追従せずに電位変化に時面
差が生じる。
このため、N型トランジスタのソース電位と基板電位と
の間に差電位が生じるため、しきい値電圧の基板バイア
ス効果をもつN型トランジスタMNI〜MNLは基板バ
イアス効果によりしきい値電圧が高くなり、トランジス
タ電流能力が一時的に低下する。すると、記憶装置内の
接地レベルに流れ込む出力電流が少なくなり、結果的に
は記憶装置内の接地レベルの電位が高くならない。
の間に差電位が生じるため、しきい値電圧の基板バイア
ス効果をもつN型トランジスタMNI〜MNLは基板バ
イアス効果によりしきい値電圧が高くなり、トランジス
タ電流能力が一時的に低下する。すると、記憶装置内の
接地レベルに流れ込む出力電流が少なくなり、結果的に
は記憶装置内の接地レベルの電位が高くならない。
以上説明したように、本発明は、インバータにしきい値
電圧の逆バイアス依存をもつトランジスタの基板端子と
ソース又はドレイン端子との面に抵抗素子を接続するこ
とにより、インバータの入力遅延回路を用いずに、記憶
装置内の接地レベルを高くしないように8来る効果があ
り、また出力数が増加した場合さらに遅延時間が遅い遅
延回路を接続することもないので、アクセスタイムを遅
らせずにすむという効果もある。
電圧の逆バイアス依存をもつトランジスタの基板端子と
ソース又はドレイン端子との面に抵抗素子を接続するこ
とにより、インバータの入力遅延回路を用いずに、記憶
装置内の接地レベルを高くしないように8来る効果があ
り、また出力数が増加した場合さらに遅延時間が遅い遅
延回路を接続することもないので、アクセスタイムを遅
らせずにすむという効果もある。
第1図は本発明の一実施例の半導体記憶装置のデータ出
力回路を示す回路図、第2図は従来の半導体記憶装置の
データ出力回路を示す回路図である。 MPl・MPI、 MPL、 QPI・Q P2. Q
pt−P型MOS)ランジスタ、MNII Mpil
、 MNL、 QNI・Q N 21 Q N L・・
・N型MOSトランジスタ、R*−抵抗素子。
力回路を示す回路図、第2図は従来の半導体記憶装置の
データ出力回路を示す回路図である。 MPl・MPI、 MPL、 QPI・Q P2. Q
pt−P型MOS)ランジスタ、MNII Mpil
、 MNL、 QNI・Q N 21 Q N L・・
・N型MOSトランジスタ、R*−抵抗素子。
Claims (1)
- 半導体記憶装置からのデータ出力が入力されるゲートを
共通接続し、かつ互いに相補なる第1、第2のトランジ
スタを直列接続してなるインバータを複数組設け、前記
各組の前記第2のトランジスタのソースまたはドレイン
端子と前記トランジスタが形成された基板端子との間に
抵抗素子を介在させたことを特徴とする半導体記憶装置
のデータ出力回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2279752A JPH04155693A (ja) | 1990-10-18 | 1990-10-18 | 半導体記憶装置のデータ出力回路 |
EP91309319A EP0481678B1 (en) | 1990-10-18 | 1991-10-10 | Output unit incorporated in semiconductor integrated circuit |
DE69122203T DE69122203T2 (de) | 1990-10-18 | 1991-10-10 | Ausgangseinheit in einem integrierten Halbleiterschaltkreis |
KR1019910018165A KR950008449B1 (ko) | 1990-10-18 | 1991-10-16 | 반도체 기판의 전압 레벨 변동을 방지하기 위한 반도체 집적회로의 출력 유닛 |
US07/778,653 US5357461A (en) | 1990-10-18 | 1991-10-18 | Output unit incorporated in semiconductor integrated circuit for preventing semiconductor substrate from fluctuating in voltage level |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2279752A JPH04155693A (ja) | 1990-10-18 | 1990-10-18 | 半導体記憶装置のデータ出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04155693A true JPH04155693A (ja) | 1992-05-28 |
Family
ID=17615415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2279752A Pending JPH04155693A (ja) | 1990-10-18 | 1990-10-18 | 半導体記憶装置のデータ出力回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5357461A (ja) |
EP (1) | EP0481678B1 (ja) |
JP (1) | JPH04155693A (ja) |
KR (1) | KR950008449B1 (ja) |
DE (1) | DE69122203T2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0583696A (ja) * | 1991-06-07 | 1993-04-02 | Sony Corp | 画像符号化装置 |
JPH05236427A (ja) * | 1992-02-25 | 1993-09-10 | Sony Corp | 画像信号の符号化装置及び符号化方法 |
US5311083A (en) * | 1993-01-25 | 1994-05-10 | Standard Microsystems Corporation | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads |
DE69705217T2 (de) * | 1997-08-07 | 2001-09-20 | Stmicroelectronics S.R.L., Agrate Brianza | Integrierte Anordnung für Schaltsysteme mit gefilterten Bezugsgrössen |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5921128A (ja) * | 1982-07-26 | 1984-02-03 | Nec Ic Microcomput Syst Ltd | 電界効果半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4376986A (en) * | 1981-09-30 | 1983-03-15 | Burroughs Corporation | Double Lambda diode memory cell |
JPH0714051B2 (ja) * | 1986-07-15 | 1995-02-15 | 沖電気工業株式会社 | 半導体装置 |
US4797804A (en) * | 1987-03-09 | 1989-01-10 | International Business Machines Corporation | High density, high performance, single event upset immune data storage cell |
US4862018A (en) * | 1987-11-30 | 1989-08-29 | Texas Instruments Incorporated | Noise reduction for output drivers |
JP2822391B2 (ja) * | 1988-06-27 | 1998-11-11 | 日本電気株式会社 | 半導体記憶装置 |
JP2855701B2 (ja) * | 1989-09-29 | 1999-02-10 | 日本電気株式会社 | Cmos半導体集積回路装置 |
-
1990
- 1990-10-18 JP JP2279752A patent/JPH04155693A/ja active Pending
-
1991
- 1991-10-10 DE DE69122203T patent/DE69122203T2/de not_active Expired - Fee Related
- 1991-10-10 EP EP91309319A patent/EP0481678B1/en not_active Expired - Lifetime
- 1991-10-16 KR KR1019910018165A patent/KR950008449B1/ko not_active IP Right Cessation
- 1991-10-18 US US07/778,653 patent/US5357461A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5921128A (ja) * | 1982-07-26 | 1984-02-03 | Nec Ic Microcomput Syst Ltd | 電界効果半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
DE69122203T2 (de) | 1997-01-30 |
DE69122203D1 (de) | 1996-10-24 |
EP0481678B1 (en) | 1996-09-18 |
KR920008920A (ko) | 1992-05-28 |
KR950008449B1 (ko) | 1995-07-31 |
EP0481678A1 (en) | 1992-04-22 |
US5357461A (en) | 1994-10-18 |
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