JPS5818711B2 - ハンドウタイキオクソウチノ デンアツセンスカイロ - Google Patents
ハンドウタイキオクソウチノ デンアツセンスカイロInfo
- Publication number
- JPS5818711B2 JPS5818711B2 JP50144522A JP14452275A JPS5818711B2 JP S5818711 B2 JPS5818711 B2 JP S5818711B2 JP 50144522 A JP50144522 A JP 50144522A JP 14452275 A JP14452275 A JP 14452275A JP S5818711 B2 JPS5818711 B2 JP S5818711B2
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- Japan
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- level
- circuit
- sense
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート形電界効果トランジスタ（Ｉｎ５ｕ
ｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ略してＩＧ−ＦＥＴ或いはＭＯＳ−
ＦＥＴ）を用いた記憶装置において特に同一半導体ウェ
ハ上にＰチャネル形ＩＧ−ＦＥＴ及びＮチャネル形ＩＧ
−ＦＥＴの双方を集積しだ相補形半導体記憶装置の出力
線の電圧検出を行なう場合に好適する半導体記憶装置の
電圧センス回路に関するものである。
ｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ略してＩＧ−ＦＥＴ或いはＭＯＳ−
ＦＥＴ）を用いた記憶装置において特に同一半導体ウェ
ハ上にＰチャネル形ＩＧ−ＦＥＴ及びＮチャネル形ＩＧ
−ＦＥＴの双方を集積しだ相補形半導体記憶装置の出力
線の電圧検出を行なう場合に好適する半導体記憶装置の
電圧センス回路に関するものである。
半導体記憶回路方式には、ダイナミック形とスタティッ
ク形の双方があり、メモリセル及びその周辺回路それぞ
れに種々のダイナミック回路、スタティック回路が考案
されている。
ク形の双方があり、メモリセル及びその周辺回路それぞ
れに種々のダイナミック回路、スタティック回路が考案
されている。
第１図はランダムアクセス形ＩＣメモリにおいて従来使
用されている相補形スタティック電圧センス回路例であ
る。
用されている相補形スタティック電圧センス回路例であ
る。
この回路はいわゆる相補形クロックドインバータ回路を
構成し、ＲＡＭ即ち上記メモリのデータ出力線の電圧を
検出する。
構成し、ＲＡＭ即ち上記メモリのデータ出力線の電圧を
検出する。
いまこのセンス回路において列選択がなされ、列選択線
Ｌ２１ ｔ Ｌ３□に互いに補元関係にある信号が供給
されてＰチャネル形トランジスタＱｔｔ及びＮチャネル
形トランジスタＱ４１の双方がオン状態になると、Ｐチ
ャネル形トランジスタＱ２１、Ｎチャネル形トランジス
タＱ３１によりデータ出力線Ｌ１□の情報が反転されて
センス出力線Ｌ４□に読み出される。
Ｌ２１ ｔ Ｌ３□に互いに補元関係にある信号が供給
されてＰチャネル形トランジスタＱｔｔ及びＮチャネル
形トランジスタＱ４１の双方がオン状態になると、Ｐチ
ャネル形トランジスタＱ２１、Ｎチャネル形トランジス
タＱ３１によりデータ出力線Ｌ１□の情報が反転されて
センス出力線Ｌ４□に読み出される。
しかして通常の場合、データ出力線Ｌ□、は論理Ｉｔ
Ｉ ＩＩレベル（或いは論理ＩＩ ０１！レベル）にプ
リチャージされ、読み出しによる電圧変化は論理１！
Ｉ ＩＩレベルから論理ＩＩ □ ＩＩレベル（或いは
論理ＩＩ □ ！ｌレベルから論理ＩＩ Ｉ ＩＩレベ
ル）への変化に限られるため、クロックドインバータ回
路のスイッチング特性としては、論理Ｉｔ □ Ｉｆレ
ベル（或いは論理ＩＴ Ｉ ＩＩレベル）の電圧センス
感度を最大限に上げるよう彦設計が々されている。
Ｉ ＩＩレベル（或いは論理ＩＩ ０１！レベル）にプ
リチャージされ、読み出しによる電圧変化は論理１！
Ｉ ＩＩレベルから論理ＩＩ □ ＩＩレベル（或いは
論理ＩＩ □ ！ｌレベルから論理ＩＩ Ｉ ＩＩレベ
ル）への変化に限られるため、クロックドインバータ回
路のスイッチング特性としては、論理Ｉｔ □ Ｉｆレ
ベル（或いは論理ＩＴ Ｉ ＩＩレベル）の電圧センス
感度を最大限に上げるよう彦設計が々されている。
しかしながらメモリ回路の常として、センス出力線Ｌ４
１もまた共通パスラインとして各列のセンス出力線すべ
てと共通接続され、かつまたセンス出力線Ｌ４１に接続
される素子数が多く々るため、共通パスラインに付随す
る容量・抵抗積が大きくなり、従ってセンス回路は同時
にドライバー回路を兼ねるように設計する必要があった
。
１もまた共通パスラインとして各列のセンス出力線すべ
てと共通接続され、かつまたセンス出力線Ｌ４１に接続
される素子数が多く々るため、共通パスラインに付随す
る容量・抵抗積が大きくなり、従ってセンス回路は同時
にドライバー回路を兼ねるように設計する必要があった
。
本発明は上記実情に鑑みてなされたもので、従来のスタ
ティック形インバータ回路をダイナミック形またはセミ
ダイナミック形に変形することにヨリ、素子数を減少さ
せてパターンサイズの減少、付加容量・抵抗積の減少、
ドライバー能力の増加をはかり、以ってパターンサイズ
が小でありながら動作が高速で安定した感度をもつ半導
体記憶装置の電圧センス回路を提供しようとするもので
ある。
ティック形インバータ回路をダイナミック形またはセミ
ダイナミック形に変形することにヨリ、素子数を減少さ
せてパターンサイズの減少、付加容量・抵抗積の減少、
ドライバー能力の増加をはかり、以ってパターンサイズ
が小でありながら動作が高速で安定した感度をもつ半導
体記憶装置の電圧センス回路を提供しようとするもので
ある。
以下図面を参照して本発明の一実施例を説明する。
第２図は複数のチップ（メモリ）よりなるＲＡＭ（ラン
ダム・アクセス・メモリ）の成るチップのデータ出力線
の電圧センス回路を示し、第１図と対応した個所を示す
。
ダム・アクセス・メモリ）の成るチップのデータ出力線
の電圧センス回路を示し、第１図と対応した個所を示す
。
即ち読み出しデータ線Ｌ５□がゲートに接続されるＰチ
ャネル形トランジスタＱ６□と、チップ選択がなされか
つ列選択がなされた時にのみオン状態になるＰチャネル
形トランジスタＱ５１を直列接続し、この直列回路の一
端を電源ＶＤＤに、他端をセンス出力線Ｌ７□にはチッ
プ非選択時に該出力線Ｌ７１をプリチャージするための
Ｎチャネル形トランジスタＱ７の一端を接続し、その他
端を電源ｖ８８（アース）に接続する。
ャネル形トランジスタＱ６□と、チップ選択がなされか
つ列選択がなされた時にのみオン状態になるＰチャネル
形トランジスタＱ５１を直列接続し、この直列回路の一
端を電源ＶＤＤに、他端をセンス出力線Ｌ７□にはチッ
プ非選択時に該出力線Ｌ７１をプリチャージするための
Ｎチャネル形トランジスタＱ７の一端を接続し、その他
端を電源ｖ８８（アース）に接続する。
またセンス出力線Ｌ７１にはＮチャネル形の負荷トラン
ジスタＱ８の一端を接続し、その他端を電源ＶＳＳに接
続する。
ジスタＱ８の一端を接続し、その他端を電源ＶＳＳに接
続する。
トランジスタＱ８のゲートには正電源電圧ＶＤＤを供給
し、トランジスタＱ８を舞小の負荷として使用する。
し、トランジスタＱ８を舞小の負荷として使用する。
データ出力線Ｌ５１以外の各データ出力線についても、
Ｐチャネル形トランジスタＱ５□ｙ Ｑ６□と同様の回
路を形成し、各データ出力線は接続線１１で共通接続し
ておく。
Ｐチャネル形トランジスタＱ５□ｙ Ｑ６□と同様の回
路を形成し、各データ出力線は接続線１１で共通接続し
ておく。
上記回路の動作は、データ出力線Ｌ５□の個所に着目す
ると、この出力線り、□がチップ非選択時に論理Ｉｆ
Ｉ Ｉｆレベルにプリチャージされ、同時にチップ選択
信号の反転信号が供給される選択線Ｌ０が論理Ｉｆ Ｉ
Ｉｆとなることから、トランジスタＱ７がオン状態に
々す、センス出力線Ｌ７□を論理Ｉｆ□Ｉｆレベルにチ
ャージアップする。
ると、この出力線り、□がチップ非選択時に論理Ｉｆ
Ｉ Ｉｆレベルにプリチャージされ、同時にチップ選択
信号の反転信号が供給される選択線Ｌ０が論理Ｉｆ Ｉ
Ｉｆとなることから、トランジスタＱ７がオン状態に
々す、センス出力線Ｌ７□を論理Ｉｆ□Ｉｆレベルにチ
ャージアップする。
しかる後チップ選択信号が入ると、データ出力線Ｌ５□
にメモリセルからの読み出しデータが出てくるが、論理
ＩＩ Ｉ ＩＩを読み出す場合にはデータ出力線Ｌ５１
はＩＩ Ｉ Ｉｆレベルのま＼不変であり、論理ＩＩ
□ Ｉｔレベルを読み出す場合にのみデータ出力線Ｌ
５１はＩｆ Ｉ ＩｔレベルからＩＩ □ Ｉｆレベル
に変化する。
にメモリセルからの読み出しデータが出てくるが、論理
ＩＩ Ｉ ＩＩを読み出す場合にはデータ出力線Ｌ５１
はＩＩ Ｉ Ｉｆレベルのま＼不変であり、論理ＩＩ
□ Ｉｔレベルを読み出す場合にのみデータ出力線Ｌ
５１はＩｆ Ｉ ＩｔレベルからＩＩ □ Ｉｆレベル
に変化する。
従って前者の場合にはＰチャネル形トランジスタＱ６１
はオフのま＼であり、センス出力線Ｌ７１は論理Ｉｆ
□ ＩＩレベルのま＼不変である。
はオフのま＼であり、センス出力線Ｌ７１は論理Ｉｆ
□ ＩＩレベルのま＼不変である。
後者の場合にはデータ出力線Ｌ５１が論理ＩＩ □ Ｉ
ＩレベルになるとＰチャネル形トランジスタＱ６１がオ
ン状態になり、Ｐチャネル形トランジスタＱ５１もオン
状態であることから、センス出力線Ｌ７１は論理Ｉｆ
□ ＩｔレベルからＩｆ Ｉ Ｉｆレベルにチャージア
ップされ、センス出力での読み出しが行なわれる。
ＩレベルになるとＰチャネル形トランジスタＱ６１がオ
ン状態になり、Ｐチャネル形トランジスタＱ５１もオン
状態であることから、センス出力線Ｌ７１は論理Ｉｆ
□ ＩｔレベルからＩｆ Ｉ Ｉｆレベルにチャージア
ップされ、センス出力での読み出しが行なわれる。
またＮチャネル形トランジスタＱ８は、本来ダイナミッ
ク形の本センス回路にあってセミスタティック動作を可
能とする。
ク形の本センス回路にあってセミスタティック動作を可
能とする。
即ちゲート人力ＶＤＤで常時オンとなるトランジスタＱ
８のｙｍは小であることにより、センス出力線Ｌ７□の
充電々荷のリーク分の補給を行なうものである。
８のｙｍは小であることにより、センス出力線Ｌ７□の
充電々荷のリーク分の補給を行なうものである。
第１図の従来回路と第２図の回路とを比較して分ること
は次のことである。
は次のことである。
即ち第１図では各データ出力線についてトランジスタＱ
□〜Ｑ４の４個ずつの素子が要るのに対し、第２図では
トランジスタＱ、□、Ｑ６１の２個ずつと、各データ出
力線に共通に用いられるトランジスタＱ７及びＱ８の２
個のみである。
□〜Ｑ４の４個ずつの素子が要るのに対し、第２図では
トランジスタＱ、□、Ｑ６１の２個ずつと、各データ出
力線に共通に用いられるトランジスタＱ７及びＱ８の２
個のみである。
従って第２図に要する素子数は第１図の約半分になり、
半導体回路で占めるパターンサイズが縮少できる。
半導体回路で占めるパターンサイズが縮少できる。
また第１図及び第２図回路のａ点に着目してみると、第
２図の場合は第１図のトランジスタＱ３１側の配線が省
略されているから、各センス出力線の容量・抵抗積が小
と々る。
２図の場合は第１図のトランジスタＱ３１側の配線が省
略されているから、各センス出力線の容量・抵抗積が小
と々る。
また第１図の反転電圧はインバータ回路のスレッショル
ド電圧で決まるのに対し、第２図の回路反転電圧は素子
のスレッショルド電圧で決まる。
ド電圧で決まるのに対し、第２図の回路反転電圧は素子
のスレッショルド電圧で決まる。
従って第２図のセンス回路は動作の高速化が可能となる
ものである。
ものである。
第３図は本発明の他の実施例で、データ出力線Ｌ８１．
・・・がチップ非選択時に論理Ｉｆ ＯＩＩにチャージ
アップされる場合の例であり、第２図の場合とは用いる
素子のチャネル形が反対にガっている。
・・・がチップ非選択時に論理Ｉｆ ＯＩＩにチャージ
アップされる場合の例であり、第２図の場合とは用いる
素子のチャネル形が反対にガっている。
即ちデータ出力線Ｌ８□はチップ非選択時に論理ＩＩ
（） Ｉｆにチャージアップされ、同時にチップ選択信
号が供給される選択線Ｌ２が論理ＩＩ □ ＩＩとなる
ことから、Ｐチャネル形トランジスタＱ？’がオン状態
になり、センス出力線Ｌ９１を論理Ｉｔ Ｉ ＩＩレベ
ルにチャージアップする。
（） Ｉｆにチャージアップされ、同時にチップ選択信
号が供給される選択線Ｌ２が論理ＩＩ □ ＩＩとなる
ことから、Ｐチャネル形トランジスタＱ？’がオン状態
になり、センス出力線Ｌ９１を論理Ｉｔ Ｉ ＩＩレベ
ルにチャージアップする。
しかる後、チップ選択状態になると、データ出力線Ｌ８
１にメモリからの読み出しデータが出てくるが、論理Ｉ
ｔ □ Ｉ！を読み出す場合にはデータ出力線Ｌ８１は
ＩＩ □ Ｉｆレベルのま＼不変であり、論理Ｉｔ Ｉ
Ｉｆレベルを読み出す場合にのみＬ８１はＩＩ □
Ｉｆレベルから！Ｉ Ｉ Ｉｆレベルに変化することに
なる。
１にメモリからの読み出しデータが出てくるが、論理Ｉ
ｔ □ Ｉ！を読み出す場合にはデータ出力線Ｌ８１は
ＩＩ □ Ｉｆレベルのま＼不変であり、論理Ｉｔ Ｉ
Ｉｆレベルを読み出す場合にのみＬ８１はＩＩ □
Ｉｆレベルから！Ｉ Ｉ Ｉｆレベルに変化することに
なる。
従って前者の場合にはＰチャネル形トランジスタＱ９□
はオフ状態のま＼であり、センス出力線Ｌ９□は論理Ｉ
ｆ Ｉ Ｉｆレベルのま＼不変である。
はオフ状態のま＼であり、センス出力線Ｌ９□は論理Ｉ
ｆ Ｉ Ｉｆレベルのま＼不変である。
後者の場合にはデータ出力線Ｌ８１が論理Ｉｆ Ｉ Ｉ
ｆレベルになると、Ｎチャネル形トランジスタＱ９１が
オン状態になり、Ｎチャネル形トランジスタＱ１ｏ１
もオン状態であることから、センス出力線Ｌ９□は論理
Ｉｆ Ｉ Ｉｆ レベノ勢ら論理ゞ■レベルにチャージ
アップさベセンス出力での読み出しが行なわｉ＋４４た
Ｐチャネル形トランジスタＱｓ’はいわゆる負荷トラン
ジスタとして加えられており、これは第２図の場合と同
じく、本来ダイナミック形回路である本センス回路をセ
ミスタティック動作させるだめのものである。
ｆレベルになると、Ｎチャネル形トランジスタＱ９１が
オン状態になり、Ｎチャネル形トランジスタＱ１ｏ１
もオン状態であることから、センス出力線Ｌ９□は論理
Ｉｆ Ｉ Ｉｆ レベノ勢ら論理ゞ■レベルにチャージ
アップさベセンス出力での読み出しが行なわｉ＋４４た
Ｐチャネル形トランジスタＱｓ’はいわゆる負荷トラン
ジスタとして加えられており、これは第２図の場合と同
じく、本来ダイナミック形回路である本センス回路をセ
ミスタティック動作させるだめのものである。
以上説明した如く本発明によれば、ＩＧ−ＦＥＴ数（素
子数）を減少できるのでパターンサイズの縮少化、及び
容量・抵抗積の減少化が可能であり、上記素子数の減少
化及び回路スレッショルド電圧を低く保持できることに
よりドライバー能力の増加が期待でき、従って高速動作
が行なえる半導体記憶装置の電圧センス回路が提供でき
るものである。
子数）を減少できるのでパターンサイズの縮少化、及び
容量・抵抗積の減少化が可能であり、上記素子数の減少
化及び回路スレッショルド電圧を低く保持できることに
よりドライバー能力の増加が期待でき、従って高速動作
が行なえる半導体記憶装置の電圧センス回路が提供でき
るものである。
第１図は従来のセンス回路図、第２図は本発明の一実施
例を示す回路図、第３図は本発明の他の実施例を示す回
路図である。 Ｌ５１・・・データ出力線、Ｌ７□・・・センス出力線
、Ｑ５１９Ｑ６□・・・Ｐチャネル形トランジスタ、Ｑ
７．Ｑ８・・・Ｎチャネル形トランジスタ、１１・・・
共通接続部。
例を示す回路図、第３図は本発明の他の実施例を示す回
路図である。 Ｌ５１・・・データ出力線、Ｌ７□・・・センス出力線
、Ｑ５１９Ｑ６□・・・Ｐチャネル形トランジスタ、Ｑ
７．Ｑ８・・・Ｎチャネル形トランジスタ、１１・・・
共通接続部。
Claims (1)
- 【特許請求の範囲】 １ 成るチャネル形の第１及び第２のＩＧ−ＦＥＴを電
源の一方の電極とセンス出力線間に直列接続すると共に
前記第１のＩＧ−ＦＥＴのゲートを信号線に接続し、か
つこの信号線を選択する信号を前記第２のＩＧ−ＦＥＴ
のゲートに供給するようにしてなる回路を複数組設け、
この回路の各センス出力線を共通に接続し、この各セン
ス出力線共通接続部と電源の他方の電極との間に前記チ
ャネル形とは異なるチャネル形のＩＧ−ＦＥＴを接続し
、このＩＧ−ＦＥＴのゲートに前記複数組の回路全体を
指定する選択信号を供給するようにしたことを特徴とす
る半導体記憶装置の電圧センス回路。 ２、特許請求の範囲１において、各センス出力線共通接
続部にそのリーク電流補充用ＩＧ−ＦＥＴを一続したこ
とを特徴とする半導体記憶装置の電圧センス回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50144522A JPS5818711B2 (ja) | 1975-12-03 | 1975-12-03 | ハンドウタイキオクソウチノ デンアツセンスカイロ |
| US05/680,236 US4103345A (en) | 1975-04-28 | 1976-04-26 | Semiconductor memory with data detection circuit |
| GB17236/76A GB1522753A (en) | 1975-04-28 | 1976-04-28 | Semiconductor memory device |
| FR7612595A FR2309953A1 (fr) | 1975-04-28 | 1976-04-28 | Memoire a semi-conducteur utilisant des transistors a effet de champ complementaires |
| DE2618760A DE2618760C3 (de) | 1975-04-28 | 1976-04-28 | Halbleiter-Speichervorrichtung |
| MY1981312A MY8100312A (en) | 1975-04-28 | 1981-12-31 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50144522A JPS5818711B2 (ja) | 1975-12-03 | 1975-12-03 | ハンドウタイキオクソウチノ デンアツセンスカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5267926A JPS5267926A (en) | 1977-06-06 |
| JPS5818711B2 true JPS5818711B2 (ja) | 1983-04-14 |
Family
ID=15364285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50144522A Expired JPS5818711B2 (ja) | 1975-04-28 | 1975-12-03 | ハンドウタイキオクソウチノ デンアツセンスカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818711B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429531A (en) * | 1977-08-09 | 1979-03-05 | Sharp Corp | Sense circuit for cmos static random access memory |
| JPS57129484A (en) * | 1981-02-03 | 1982-08-11 | Mitsubishi Electric Corp | Liquid crystal display device |
-
1975
- 1975-12-03 JP JP50144522A patent/JPS5818711B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5267926A (en) | 1977-06-06 |
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