JPS62200821A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62200821A JPS62200821A JP61042588A JP4258886A JPS62200821A JP S62200821 A JPS62200821 A JP S62200821A JP 61042588 A JP61042588 A JP 61042588A JP 4258886 A JP4258886 A JP 4258886A JP S62200821 A JPS62200821 A JP S62200821A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- output
- inverter
- transistor
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000872 buffer Substances 0.000 claims description 8
- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体集積回路、特にその出力バッファなどに
用いられる０Ｍ０５回路に関する。
用いられる０Ｍ０５回路に関する。
ＣＭＯＳインバータは第３図に示すように、ｐチャネル
ＭＯＳトランジスタＱ１とｎチャネルＭＯＳトランジス
タＱ２を直列に接続し、これらのトランジスタのゲート
に同じ入力を加え、直列接続点を出力端としてなり、半
導体集積回路に広く使用されるが、出力がＨ（ハイ）レ
ベル、Ｌ（ロー）レベル間で切換わるときトランジスタ
Ｑｌ、’Ｑ２が同時にオンになり電源ＶｃｃからＶｓｓ
へ電流が流れるという問題がある。即ち、入力がＬから
Ｈに変るとき、ｎチャネルＭＯＳトランジスタＱ２の閾
値電圧■１まで入力レベルが上るとトランジスタＱ２が
オンになり、このときトランジスタＱ＋はオンであるか
らＱｌ、Ｑ２を通ってＶｃｃからＶｓｓへ電流が流れる
。入力レベルが更に上昇して■２（Ｖｃｃ−１）チャネ
ルＭＯＳトランジスタＱ１の閾値電圧）になるとトラン
ジスタＱ１はオフになり、ＶｃｃからＶｓｓへの電流は
とまるが、このＶｌ、Ｖ２間は電源ＶＣＣからＶｓｓへ
Ｑｌ、Ｇ２を通る電流が流れる。
ＭＯＳトランジスタＱ１とｎチャネルＭＯＳトランジス
タＱ２を直列に接続し、これらのトランジスタのゲート
に同じ入力を加え、直列接続点を出力端としてなり、半
導体集積回路に広く使用されるが、出力がＨ（ハイ）レ
ベル、Ｌ（ロー）レベル間で切換わるときトランジスタ
Ｑｌ、’Ｑ２が同時にオンになり電源ＶｃｃからＶｓｓ
へ電流が流れるという問題がある。即ち、入力がＬから
Ｈに変るとき、ｎチャネルＭＯＳトランジスタＱ２の閾
値電圧■１まで入力レベルが上るとトランジスタＱ２が
オンになり、このときトランジスタＱ＋はオンであるか
らＱｌ、Ｑ２を通ってＶｃｃからＶｓｓへ電流が流れる
。入力レベルが更に上昇して■２（Ｖｃｃ−１）チャネ
ルＭＯＳトランジスタＱ１の閾値電圧）になるとトラン
ジスタＱ１はオフになり、ＶｃｃからＶｓｓへの電流は
とまるが、このＶｌ、Ｖ２間は電源ＶＣＣからＶｓｓへ
Ｑｌ、Ｇ２を通る電流が流れる。
ＣＭＯＳインバータは一方のトランジスタがオンのとき
他方のトランジスタはオフであり、従って電源Ｖｃｃか
らＶｓｓへＱｌ、Ｇ２を通って流れる電流はなく、流れ
るのは回路の容量の充放電電流だけであるのが特徴であ
るが、切換時には上記のようにＶ ｃｃ、 Ｖ ｓｓ
間電流がある。
他方のトランジスタはオフであり、従って電源Ｖｃｃか
らＶｓｓへＱｌ、Ｇ２を通って流れる電流はなく、流れ
るのは回路の容量の充放電電流だけであるのが特徴であ
るが、切換時には上記のようにＶ ｃｃ、 Ｖ ｓｓ
間電流がある。
ＣＭＯＳインバータが内部ゲート又は入カバンファなど
に使われる小型のものではＶｃｃ、Ｖｓｓ間電流がある
といってもそれは微小電流であるから格別問題はない。
に使われる小型のものではＶｃｃ、Ｖｓｓ間電流がある
といってもそれは微小電流であるから格別問題はない。
しかし出力バッファなどに使われるＷ／Ｌの大きなトラ
ンジスタを使用したＣＭＯＳインバータではこのＶｃｃ
、Ｖｓｓ間電流が大きくなり、更に複数個の出カバソフ
ァが同時オンオフするような場合は各バッファの電流の
和が流れるから電源Ｖｃｃの電位降下、電源Ｖｓｓの電
位上昇が生じる。
ンジスタを使用したＣＭＯＳインバータではこのＶｃｃ
、Ｖｓｓ間電流が大きくなり、更に複数個の出カバソフ
ァが同時オンオフするような場合は各バッファの電流の
和が流れるから電源Ｖｃｃの電位降下、電源Ｖｓｓの電
位上昇が生じる。
これらは特に入力レベルに影響を与え、例えばＶｓｓが
上昇するとＨレベル入力がＬレベル入力と判定され、回
路の誤動作、発振などを生じる恐れがある。
上昇するとＨレベル入力がＬレベル入力と判定され、回
路の誤動作、発振などを生じる恐れがある。
本発明はか−る点を改善し、一方のトランジスタがオフ
しなければ他方のトランジスタはオンしないようにして
Ｖ ｃｃ、 Ｖ ｓｓ間電流を阻止しようとするもので
ある。
しなければ他方のトランジスタはオンしないようにして
Ｖ ｃｃ、 Ｖ ｓｓ間電流を阻止しようとするもので
ある。
本発明の半導体集積回路は、ｐチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタを直列に接続して
なるＣＭＯＳインバータと、該ｐチャネルＭＯＳトラン
ジスタのゲート電圧を受け、咳、トランジスタがオフし
たのちＬレベル出力を生じる第１のインバータと、該ｎ
チャネルＭＯＳトランジスタのゲート電圧を受け、該ト
ランジスタがオフしたのちＨレベル出力を生じる第２の
インバータと、入力信号と第１のインバータの出力を受
け、ｎチャネルＭＯＳトランジスタのゲート電圧を与え
るノアゲートと、入力信号と第２のインバータの出力を
受け、ｐチャネルＭＯＳトランジスタのゲート電圧を与
えるナンドゲートとからなるＣＭＯＳバッファを備える
ことを特徴とするものである。
スタとｎチャネルＭＯＳトランジスタを直列に接続して
なるＣＭＯＳインバータと、該ｐチャネルＭＯＳトラン
ジスタのゲート電圧を受け、咳、トランジスタがオフし
たのちＬレベル出力を生じる第１のインバータと、該ｎ
チャネルＭＯＳトランジスタのゲート電圧を受け、該ト
ランジスタがオフしたのちＨレベル出力を生じる第２の
インバータと、入力信号と第１のインバータの出力を受
け、ｎチャネルＭＯＳトランジスタのゲート電圧を与え
るノアゲートと、入力信号と第２のインバータの出力を
受け、ｐチャネルＭＯＳトランジスタのゲート電圧を与
えるナンドゲートとからなるＣＭＯＳバッファを備える
ことを特徴とするものである。
この回路ではＣＭＯＳインバータの一方のトランジスタ
がオフしなければ他方のトランジスタはオンしないよう
にしたので、Ｈ，Ｌ切換え時にＣＭＯＳインバータを通
って電源ＶｃｃからＶｓｓへ流れる電流はなく、出力バ
ッファなどにこのＣＭＯＳインバータを使用した場合も
電源ノイズの発生を回避することができ、従ってノイズ
発生を気にすることなく該トランジスタのＷ／Ｌを大き
くできる等の利点が得られる。
がオフしなければ他方のトランジスタはオンしないよう
にしたので、Ｈ，Ｌ切換え時にＣＭＯＳインバータを通
って電源ＶｃｃからＶｓｓへ流れる電流はなく、出力バ
ッファなどにこのＣＭＯＳインバータを使用した場合も
電源ノイズの発生を回避することができ、従ってノイズ
発生を気にすることなく該トランジスタのＷ／Ｌを大き
くできる等の利点が得られる。
第１図に本発明回路の基本形を示す。Ｑｌ、Ｇ２はＣ）
１０Ｓインバータを構成する前記ｐ、ｎチャネルＭＯＳ
トランジスタで、本発明ではこれらのトランジスタのゲ
ートと入力端の間にインバータＧ ＋ 。
１０Ｓインバータを構成する前記ｐ、ｎチャネルＭＯＳ
トランジスタで、本発明ではこれらのトランジスタのゲ
ートと入力端の間にインバータＧ ＋ 。
Ｇ４、ノアゲートＧ２、およびナンドゲートＧ４を図示
の如く挿入する。
の如く挿入する。
このようにすると、トランジスタＱｌ、Ｑ２の同時オン
を防ぐことができる。即ち、入力がＬレベルのときナン
ドゲートＧ３の出力はＨ１ｐチャネルＭＯＳトランジス
タＱ１はオフ、またインバータＧ１の出力はＬ１ノアゲ
ートＧ２の出力はＨ５ｎチャネルＭＯＳトランジスタＱ
２はオン、従って出力はしてある。またインバータＧ４
の出力はして、ナンドゲートＧ３の出力Ｈを保持してい
る。
を防ぐことができる。即ち、入力がＬレベルのときナン
ドゲートＧ３の出力はＨ１ｐチャネルＭＯＳトランジス
タＱ１はオフ、またインバータＧ１の出力はＬ１ノアゲ
ートＧ２の出力はＨ５ｎチャネルＭＯＳトランジスタＱ
２はオン、従って出力はしてある。またインバータＧ４
の出力はして、ナンドゲートＧ３の出力Ｈを保持してい
る。
この状態で入力がＨへ立上ると、ノアゲートＧ２の閾値
を越えたところで該Ｇ２の出力はＬ、従ってＧ２はオフ
となる。またインバータＧ４の出力はＨ、ナンドゲート
Ｇ３の出力はり、 ｌ−ランジスタＱ１はオン、出力
はＨになる。またインバータＧ１の出力はＨになり、ノ
アゲートＧ２の出力りを維持する。こうして、入力がＬ
からＨへ立上るときはＱ＋オフ、Ｇ２オン（出力し）か
らＱ１オフ、Ｇ２オフ、を経てＱ１オン、Ｇ２オフ（出
力Ｈ）になり、Ｑ１オン、Ｇ２オンの４火態はないから
電源ＶｃｃからＶｓｓへの電流はない。なおこの動作を
確実にするには、Ｇ２がオフになったあとでＧ４出力が
Ｈになる必要があるが、これにはインバータＧ４のＬ−
Ｈ閾値をトランジスタＱ２の闇値に限りなく接近させれ
ば（以下にすれば）よい。
を越えたところで該Ｇ２の出力はＬ、従ってＧ２はオフ
となる。またインバータＧ４の出力はＨ、ナンドゲート
Ｇ３の出力はり、 ｌ−ランジスタＱ１はオン、出力
はＨになる。またインバータＧ１の出力はＨになり、ノ
アゲートＧ２の出力りを維持する。こうして、入力がＬ
からＨへ立上るときはＱ＋オフ、Ｇ２オン（出力し）か
らＱ１オフ、Ｇ２オフ、を経てＱ１オン、Ｇ２オフ（出
力Ｈ）になり、Ｑ１オン、Ｇ２オンの４火態はないから
電源ＶｃｃからＶｓｓへの電流はない。なおこの動作を
確実にするには、Ｇ２がオフになったあとでＧ４出力が
Ｈになる必要があるが、これにはインバータＧ４のＬ−
Ｈ閾値をトランジスタＱ２の闇値に限りなく接近させれ
ば（以下にすれば）よい。
また入力がＨからＬへ立下るときはナンドゲートＧ３の
出力がＨ，ｌ−ランジスタＱ＋がオフ、インバータＧ！
の出力がし、ノアゲー）Ｇ２の出力がＨ，トランジスタ
Ｑ２がオン、出力はＬになる。
出力がＨ，ｌ−ランジスタＱ＋がオフ、インバータＧ！
の出力がし、ノアゲー）Ｇ２の出力がＨ，トランジスタ
Ｑ２がオン、出力はＬになる。
この場合もＱ１オンＱ２オフ、Ｑ１オフＱ２オフ、Ｑ１
オフＱ２オンの経過を辿り、Ｑｌ、Ｇ２が同時にオンす
ることはなく、またか＼る動作を確実にするにはＱｌが
オフした後で０１出力がＬになればよく、このためには
ＧＩの閾値をＶｃｃ−Ｖｔｈ＋に限りなく接近させれば
（以上にすれば）よい。
オフＱ２オンの経過を辿り、Ｑｌ、Ｇ２が同時にオンす
ることはなく、またか＼る動作を確実にするにはＱｌが
オフした後で０１出力がＬになればよく、このためには
ＧＩの閾値をＶｃｃ−Ｖｔｈ＋に限りなく接近させれば
（以上にすれば）よい。
こ＼でＶｔｈ＋はＱＩの閾値である。
第２図は第１図の具体例である。ｐ、ｎチャネルＭｏＳ
トランジスタＱｌｌ 、ＧＩ２はＣＭＯＳインバータＧ
１を、またｐ、ｎチャネルＭＯＳトランジスタＱ１３
、ＧＩ４はＣＭＯＳインバータＧ４を構成し、上記閾値
の要求からＱｌｌ 、Ｇ１４のＷ／Ｌは大に、ＧＩ２
、ＧＩ３のＷ／Ｌは小にしである。ｐチャネルＭＯＳト
ランジスタＱ３．Ｑ４およびｎチャネルＭＯＳトランジ
スタＱｓ、ＱａはノアゲートＧ２を、またｐチャネルＭ
ＯＳトランジスタＱ？、ＱｌｌおよびｎチャネルＭＯＳ
トランジスタＱ９．ＱＩＯはナンドゲートＧ３を構成す
る。
トランジスタＱｌｌ 、ＧＩ２はＣＭＯＳインバータＧ
１を、またｐ、ｎチャネルＭＯＳトランジスタＱ１３
、ＧＩ４はＣＭＯＳインバータＧ４を構成し、上記閾値
の要求からＱｌｌ 、Ｇ１４のＷ／Ｌは大に、ＧＩ２
、ＧＩ３のＷ／Ｌは小にしである。ｐチャネルＭＯＳト
ランジスタＱ３．Ｑ４およびｎチャネルＭＯＳトランジ
スタＱｓ、ＱａはノアゲートＧ２を、またｐチャネルＭ
ＯＳトランジスタＱ？、ＱｌｌおよびｎチャネルＭＯＳ
トランジスタＱ９．ＱＩＯはナンドゲートＧ３を構成す
る。
る。
以上説明したように本発明によればＣＭＯＳインバータ
の一方のトランジスタがオフしなければ他方のトランジ
スタはオンしないようにしたので、Ｈ０Ｌ切換え時にＣ
ＭＯＳインバータを通って電源ＶｃｃからＶｓｓへ流れ
る電流はなく、出カバソファなどにこのＣＭＯＳインバ
ータを使用した場合も電源ノイズの発生を回避すること
ができ、従ってノイズ発生を気にすることなく該トラン
ジスタのＷ／Ｌを大きくできる等の利点が得られる。
の一方のトランジスタがオフしなければ他方のトランジ
スタはオンしないようにしたので、Ｈ０Ｌ切換え時にＣ
ＭＯＳインバータを通って電源ＶｃｃからＶｓｓへ流れ
る電流はなく、出カバソファなどにこのＣＭＯＳインバ
ータを使用した場合も電源ノイズの発生を回避すること
ができ、従ってノイズ発生を気にすることなく該トラン
ジスタのＷ／Ｌを大きくできる等の利点が得られる。
第１図は本発明回路の基本形を示す回路図、第２図は第
１図の具体例を示す回路図、第３図は従来例を示す回路
図である。 ＱｌはｐチャネルＭＯＳトランジスタ、Ｇ２はｎチャネ
ルＭＯＳトランジスタ、Ｇ１は第１のインバータ、Ｇ４
は第２のインバータ、Ｇ２はノアゲート、Ｇ３はナンド
ゲートである。
１図の具体例を示す回路図、第３図は従来例を示す回路
図である。 ＱｌはｐチャネルＭＯＳトランジスタ、Ｇ２はｎチャネ
ルＭＯＳトランジスタ、Ｇ１は第１のインバータ、Ｇ４
は第２のインバータ、Ｇ２はノアゲート、Ｇ３はナンド
ゲートである。
Claims (1)
- 【特許請求の範囲】 ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトラ
ンジスタを直列に接続してなるＣＭＯＳインバータと、 該ｐチャネルＭＯＳトランジスタのゲート電圧を受け、
該トランジスタがオフしたのちＬレベル出力を生じる第
１のインバータと、 該ｎチャネルＭＯＳトランジスタのゲート電圧を受け、
該トランジスタがオフしたのちＨレベル出力を生じる第
２のインバータと、 入力信号と第１のインバータの出力を受け、ｎチャネル
ＭＯＳトランジスタのゲート電圧を与えるノアゲートと
、 入力信号と第２のインバータの出力を受け、ｐチャネル
ＭＯＳトランジスタのゲート電圧を与えるナンドゲート
とからなるＣＭＯＳバッファを備えることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042588A JPS62200821A (ja) | 1986-02-27 | 1986-02-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042588A JPS62200821A (ja) | 1986-02-27 | 1986-02-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200821A true JPS62200821A (ja) | 1987-09-04 |
Family
ID=12640220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61042588A Pending JPS62200821A (ja) | 1986-02-27 | 1986-02-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62200821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114718A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | 出力バッファ回路 |
| JPH0370429U (ja) * | 1989-11-10 | 1991-07-15 |
-
1986
- 1986-02-27 JP JP61042588A patent/JPS62200821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114718A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | 出力バッファ回路 |
| JPH0370429U (ja) * | 1989-11-10 | 1991-07-15 |
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