JPS5847323A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JPS5847323A JPS5847323A JP14655381A JP14655381A JPS5847323A JP S5847323 A JPS5847323 A JP S5847323A JP 14655381 A JP14655381 A JP 14655381A JP 14655381 A JP14655381 A JP 14655381A JP S5847323 A JPS5847323 A JP S5847323A
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- JP
- Japan
- Prior art keywords
- transistor
- resistance
- circuit
- current
- hysteresis circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はヒステリシス回路に関する
一般Ｋ，入力信号を所定の基準レベルによりパルス化す
る場合などに用いられるヒステリシス回路の従来例を第
１図に示す。すなわち、１０は信号入力端、１１はイン
バータ回路、１２は信号出力端、１４は入力側抵抗、１
５は帰還用抵抗である。然るに、このように抵抗１４．
１５を用いた回路は、集積回路（ＩＣもしくはＬＳＩ）
化した場合、抵抗１４．１５の占める面積が大きくなる
ので、不都合であった。
る場合などに用いられるヒステリシス回路の従来例を第
１図に示す。すなわち、１０は信号入力端、１１はイン
バータ回路、１２は信号出力端、１４は入力側抵抗、１
５は帰還用抵抗である。然るに、このように抵抗１４．
１５を用いた回路は、集積回路（ＩＣもしくはＬＳＩ）
化した場合、抵抗１４．１５の占める面積が大きくなる
ので、不都合であった。
本発明は上記の事情に鑑みてなされたもので、少数のト
ランジスタを巧みに接続してなり、集積回路化に好適な
ヒステリシス回路を提供するものである。
ランジスタを巧みに接続してなり、集積回路化に好適な
ヒステリシス回路を提供するものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図において、Ｐ１〜Ｐ．はＰチャンネルＭＯＳ｝ラ
ンジスタ、Ｎ１〜ＮｌはＮチャンネルＭＯＳ｝ランジス
タであり、トランジスタ対（Ｐ１，Ｎｌ）、（ｐｍ，Ｎ
鵞）、（Ｐｇ＋Ｎｓ）は第１〜第３のＣＭＯＳインパー
タ回路２１〜２３を構成している。すなわち、トランジ
スタＰＫのソ−スは電源ｖＤＤＫ接続され、′そのドレ
インはトランジスタＮｌのドレインと接続されて出力端
Ｎになシ、このトランジスタＮ１のソースは電源Ｖ？（
接地電位）Ｋ接続され、両トランジスタＰｌｅＮ１のｆ
−｝相互が接続されて入力端となっている。また、同様
にトランジスタ対（Ｐ宜，Ｎ２）、←ＰＨｅＮｓ）の接
続が表されている。そして、第１のインバータ回路２１
は、入力端が信号人力端２４に接続され、出力端Ｎが第
２のインパータ回路２２の入力端Ｋ接続されている。こ
の第２のインパータ回路２２の出力端は、信号出力端２
５Ｋ接続されると共に第３のインパータ回路２３０入力
端に接続され、この第３のインパータ回路２３の出力端
は前記第１のインパータ回路２１の出力端に接続さ九て
いる。
ンジスタ、Ｎ１〜ＮｌはＮチャンネルＭＯＳ｝ランジス
タであり、トランジスタ対（Ｐ１，Ｎｌ）、（ｐｍ，Ｎ
鵞）、（Ｐｇ＋Ｎｓ）は第１〜第３のＣＭＯＳインパー
タ回路２１〜２３を構成している。すなわち、トランジ
スタＰＫのソ−スは電源ｖＤＤＫ接続され、′そのドレ
インはトランジスタＮｌのドレインと接続されて出力端
Ｎになシ、このトランジスタＮ１のソースは電源Ｖ？（
接地電位）Ｋ接続され、両トランジスタＰｌｅＮ１のｆ
−｝相互が接続されて入力端となっている。また、同様
にトランジスタ対（Ｐ宜，Ｎ２）、←ＰＨｅＮｓ）の接
続が表されている。そして、第１のインバータ回路２１
は、入力端が信号人力端２４に接続され、出力端Ｎが第
２のインパータ回路２２の入力端Ｋ接続されている。こ
の第２のインパータ回路２２の出力端は、信号出力端２
５Ｋ接続されると共に第３のインパータ回路２３０入力
端に接続され、この第３のインパータ回路２３の出力端
は前記第１のインパータ回路２１の出力端に接続さ九て
いる。
次に、上記回路の動作について第３図を参照して説明す
る、，入力信号の電圧ｖ１がＯｖのとき、トランジスタ
Ｐ１がオン、Ｎ１がオフになっており、出力端Ｎはハイ
レペル１１”である。したがってトランジスタＰ．はオ
フ、Ｎ鵞はオンになシ、出力電圧Ｖ。はローレベル“０
”になり、トランジスタＰｓがオン、Ｎｓがオフになる
。
る、，入力信号の電圧ｖ１がＯｖのとき、トランジスタ
Ｐ１がオン、Ｎ１がオフになっており、出力端Ｎはハイ
レペル１１”である。したがってトランジスタＰ．はオ
フ、Ｎ鵞はオンになシ、出力電圧Ｖ。はローレベル“０
”になり、トランジスタＰｓがオン、Ｎｓがオフになる
。
入力電圧ｖ１を徐々Ｋ上げていくと、トランジスタＰ１
の電流Ｓｐ，は減り、Ｎ１の電流輸，が増えてくる。こ
こで、トランジスタＰ１の電流を’１５で表わすと、 ’Ｎ１＞’Ｐ１＋’Ｐｕｓ Ｋなると出力端Ｎが＠０”、出力端２５が′″１′Ｋな
る。この場合、トランジスタＮ．のオ冫抵抗がトランジ
スタＰｓのオン抵抗よりも小さいことが必要な回路条件
である。
の電流Ｓｐ，は減り、Ｎ１の電流輸，が増えてくる。こ
こで、トランジスタＰ１の電流を’１５で表わすと、 ’Ｎ１＞’Ｐ１＋’Ｐｕｓ Ｋなると出力端Ｎが＠０”、出力端２５が′″１′Ｋな
る。この場合、トランジスタＮ．のオ冫抵抗がトランジ
スタＰｓのオン抵抗よりも小さいことが必要な回路条件
である。
なお、第３のインパータ回路２３がない場合を想定する
と％’Ｎ１＞ら，Ｋなると出力端Ｎが＠０”、出力端２
５が＠１”Ｋなる。この場合に比べて第２図の回路は、
入力電圧ｖ１の上昇方向の変化時に出力反転を生じるた
めＫはぜ？の電流分が余分に必要なことが分る。したが
って、トランジスタＰａがないときよシも入力電圧ｖＩ
が上昇しなければ出力が反転しないことが分る。
と％’Ｎ１＞ら，Ｋなると出力端Ｎが＠０”、出力端２
５が＠１”Ｋなる。この場合に比べて第２図の回路は、
入力電圧ｖ１の上昇方向の変化時に出力反転を生じるた
めＫはぜ？の電流分が余分に必要なことが分る。したが
って、トランジスタＰａがないときよシも入力電圧ｖＩ
が上昇しなければ出力が反転しないことが分る。
上記したようＫ’Ｎ１＞ＳＰ１＋ｓ？になったとき、出
力端Ｎが＠０”、出力電圧ｖ０が＠１”になり、トラン
ジスタＰ．がオフ、Ｎ３がオンになる。したがって、入
力電圧ｖｘが電源ｖＤＤレベルになると、トランジスタ
ＮＩＩＮＪＩがオン、出力端Ｎが１０”、出力電圧ｖ０
が１１”Ｋなる。
力端Ｎが＠０”、出力電圧ｖ０が＠１”になり、トラン
ジスタＰ．がオフ、Ｎ３がオンになる。したがって、入
力電圧ｖｘが電源ｖＤＤレベルになると、トランジスタ
ＮＩＩＮＪＩがオン、出力端Ｎが１０”、出力電圧ｖ０
が１１”Ｋなる。
次に、入力電圧ｖ１がｖＤＤレベルから低下する場合を
考える。この場合、トランジスタＮ１の電流輸，は減り
，ＰＩの電流’Ｐ１が増えてくる。
考える。この場合、トランジスタＮ１の電流輸，は減り
，ＰＩの電流’Ｐ１が増えてくる。
ここで、トランジスタＮ．が未だオンしているときのそ
の電流を匂，で表わすと、 ｛デ１）”）＋１十輸３ になると出力端Ｎが＠１＃、出力端２５が′″０”にな
る。この場合、トランジスタＰ１のオン抵抗がトランジ
スタＮ．のオン抵抗よりも小さいことが必要ガ回路条件
である。このように、入力電圧Ｖ．の下降方向の変化時
Ｋおいても、前述した上昇方向の変化時における’ＰＳ
分と同様に峠，分のオフセットがあるため、第３のイン
パータ回路２３がない場合Ｋ比べて入力電圧ｖｆがより
低下しなければ出力が反転しないことが分る。
の電流を匂，で表わすと、 ｛デ１）”）＋１十輸３ になると出力端Ｎが＠１＃、出力端２５が′″０”にな
る。この場合、トランジスタＰ１のオン抵抗がトランジ
スタＮ．のオン抵抗よりも小さいことが必要ガ回路条件
である。このように、入力電圧Ｖ．の下降方向の変化時
Ｋおいても、前述した上昇方向の変化時における’ＰＳ
分と同様に峠，分のオフセットがあるため、第３のイン
パータ回路２３がない場合Ｋ比べて入力電圧ｖｆがより
低下しなければ出力が反転しないことが分る。
かくて、第２図の回路によれば第３図に示すようなヒス
テリシス特性が得られる。
テリシス特性が得られる。
なお、本発明は上記実施例Ｋ限られるものではなく、第
２図ＫおけるトランジスタＮ３を少略して＠４図に示す
ように、あるいは第２図ＫおけるトランゾスタＰ１を省
略して第５図に示すように実施することが町能である。
２図ＫおけるトランジスタＮ３を少略して＠４図に示す
ように、あるいは第２図ＫおけるトランゾスタＰ１を省
略して第５図に示すように実施することが町能である。
この場合、第４図の向路Ｋおいては、入力電圧ｖ１がＯ
ｖから上昇するとき’Ｎ１＞’ｐ１＋’Ｐ３の条件が必
要であり、第５図の回路においては、入力電圧ｖ１が電
源ｖ！）Ｄ電圧から低下するときｉ，，〉峠，十匂，の
条件が必要である。
ｖから上昇するとき’Ｎ１＞’ｐ１＋’Ｐ３の条件が必
要であり、第５図の回路においては、入力電圧ｖ１が電
源ｖ！）Ｄ電圧から低下するときｉ，，〉峠，十匂，の
条件が必要である。
５上述し九ようＫ本発明のヒステリシス回路によれば、
抵抗を用いることなく、トランジスタを５〜６個用いて
巧みに接続するととＫよって入出力関係のヒステリシス
特性を得ることができ、特Ｋコングリメンタリ形の絶縁
ダート型トランジスタを用いた集積回路化Ｋ好適である
。
抵抗を用いることなく、トランジスタを５〜６個用いて
巧みに接続するととＫよって入出力関係のヒステリシス
特性を得ることができ、特Ｋコングリメンタリ形の絶縁
ダート型トランジスタを用いた集積回路化Ｋ好適である
。
４．図＊Φ簡単表説明
第１図は従来のヒステリシス回路を示す回路図、第２図
は本発明に係るヒステリシス回路の一実施例を示す回路
図、第３図は第２図の動作説明のために示す特性図、第
４図およびｆ４５図はそれぞれ本発明の他の実施例を示
す回路図である。
は本発明に係るヒステリシス回路の一実施例を示す回路
図、第３図は第２図の動作説明のために示す特性図、第
４図およびｆ４５図はそれぞれ本発明の他の実施例を示
す回路図である。
２１・・・第１のインパータ回路、２２・・・第２のイ
ンパータ回路、２３・・・第３のインノマータ回路、Ｐ
Ｉ〜Ｐ３・・・Ｐチャンネルトランジスタ、Ｎ１〜Ｎｍ
・・・Ｎチャンネルトランジスタ。
ンパータ回路、２３・・・第３のインノマータ回路、Ｐ
Ｉ〜Ｐ３・・・Ｐチャンネルトランジスタ、Ｎ１〜Ｎｍ
・・・Ｎチャンネルトランジスタ。
Claims (4)
- （１）入力端に信号入力が印加される第１のＣＭＯＳイ
ンバータと、この第１のＣＭＯＳインバータの出力端に
入力端が接続され出力端から信号出力が導出される第２
のＣＭＯＳインパータと、この第２のＣＭＯＳインパー
タの出力端にダートが接続され前配第１のＣＭＯＳイン
バータのＰチャンネルトランジスタＰ１に並列接続され
る別のＰチャンネルトランジスタＰｓおよび第１のＣＭ
ＯＳ｝ランゾスタのＮチャンネルトランジスタＮ１に並
列接続される別のＮチャンネルトランジスタＮ３の少な
くとも一方を具備してなることを特徴とするヒステリシ
ス回路。 - （２）前配トランジスタＰ３およびＮ．の両方を具備し
、信号入力がローレベルの時トランジスタＰ１のオン抵
抗がトランジスタＮ１のオン抵抗およびトランジスタＮ
．のオ／抵抗の和よクも小さく、かつ信号入力がノ・イ
レペルの時トランジスタＮ，のオン抵抗がトランジスタ
Ｐ１のオン抵抗およびトランジスタｐｍのオン抵抗の和
よりも小さいことを特徴とする特許請求の範囲第１項記
載のヒステリシス回路。 - （３）前記トランジスタＰＢ＊ＮｓのうちＰ１のみを具
備し、信号入力がノ・イレペルの時トランジスタＮｌの
オン抵抗がトランジスタＰＩのオン抵抗およびトランジ
スタＰ１．のオン抵抗の和よりも小さいことを特徴とす
る特許請求の範囲第１項記載のヒステリシス回路。 - （４）前記トランジスタＰｓ＋ＮｓのうちＮ１のみを具
備し、信号入力がローレベルの時トランジスタＰＩのオ
ン抵抗がトランジスタＮ１のオン抵抗およびトランレス
タＮ８０オン抵抗の和よりも小さいことを特徴とする峙
許情求の範囲第１項記載のヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14655381A JPS5847323A (ja) | 1981-09-17 | 1981-09-17 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14655381A JPS5847323A (ja) | 1981-09-17 | 1981-09-17 | ヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5847323A true JPS5847323A (ja) | 1983-03-19 |
Family
ID=15410260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14655381A Pending JPS5847323A (ja) | 1981-09-17 | 1981-09-17 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847323A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037820A (ja) * | 1983-08-10 | 1985-02-27 | Hitachi Micro Comput Eng Ltd | 論理ｌｓｉにおける入出力回路 |
| EP0154337A2 (en) * | 1984-03-06 | 1985-09-11 | Kabushiki Kaisha Toshiba | Transistor circuit for semiconductor device with hysteresis operation and manufacturing method therefor |
| JPH0251910A (ja) * | 1988-06-24 | 1990-02-21 | Natl Semiconductor Corp <Ns> | Ｃｍｏｓ回路用速度向上技術 |
-
1981
- 1981-09-17 JP JP14655381A patent/JPS5847323A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037820A (ja) * | 1983-08-10 | 1985-02-27 | Hitachi Micro Comput Eng Ltd | 論理ｌｓｉにおける入出力回路 |
| EP0154337A2 (en) * | 1984-03-06 | 1985-09-11 | Kabushiki Kaisha Toshiba | Transistor circuit for semiconductor device with hysteresis operation and manufacturing method therefor |
| JPH0251910A (ja) * | 1988-06-24 | 1990-02-21 | Natl Semiconductor Corp <Ns> | Ｃｍｏｓ回路用速度向上技術 |
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