JPH0251910A - Ｃｍｏｓ回路用速度向上技術 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は電界効果トランジスタを使用する回路に関する
ものであって、更に詳細には、相補型電界効果トランジ
スタを使用する回路の動作速度を実質的に増加させるた
めの技術に関するものである。

従来技術 ＭＯ５回路において、動作速度は抵抗及び容量によって
制限されており、１個のＭＯＳ）ランジスタの抵抗は次
のＭＯＳトランジスタの容量を駆動する。ＭＯＳトラン
ジスタの出力電流はそのチャンネル幅に比例しているの
で、高容量負荷を駆動するために幅の狭いトランジスタ
が使用される場合には、一連のカスケード接続したイン
バータが使用されることが多い。この様な回路において
は、各段に対する時間遅れはその段のファンアウト（負
荷容量）に比例し、それは１個又はそれ以上の駆動装置
の寸法に対する１個又はそれ以上の駆動される装置の寸
法（チャンネル幅）の比である。従って、駆動する装置
と駆動される装置の相対的な寸法の選択が回路の速度に
影響を与える。

任意の与えられたインバータ段の速度は定数Ｘその段の
ファンアウトであるから、一連のインバータを使用して
特定のファンアウトを駆動する場合には、多くの可能な
選択がある。例えば、負荷が１００の場合を検討する。

１００のファンアラトラ有スる単一のインバータを使用
する場合（４００ミクロン幅の段を駆動する４ミクロン
幅の段）、遅延は定数×ファンアウトであるので、その
回路は１００時間単位の遅れを有する。一方、各々が１
０のファンアウトを有する２個の直列のインバータ段を
使用して、１０１０Ｘ１０ち１００の全ファンアウトを
回路に与えることが可能であるが、この駆動構成は２０
時時間位の遅れを有している（即ち、各々が１０時時間
位の二つの遅延）。４個のインバータを使用した場合に
は、各々が１０の平方根のファンアウトを有しており、
全回路遅延は４×１０の平方根であり、即ち約１２．６
５時時間位である。

従って、与えられた寸法の負荷を駆動するために回路設
計者はある範囲において段数を選択することが可能であ
る。しかしながら、回路に対する全遅延が最少となる最
適な段数があり、その全遅延は従来の技術を使用して更
に減少させることは不可能である。この最少遅延は、各
段の寸法が自然対数ｅ（約２．７）ｘ前の段の寸法であ
る場合に到達される。換言すると、各爾後の段における
装置の全チャンネル幅は約２．７×前の段における装置
の全チャンネル幅である。

基本的な相補型電界効果トランジスタインバータは、正
電圧源と出力ノードとの間に接続されているＰＭＯ８装
置及び出力ノードと負電源との間に接続されているＮＭ
Ｏ３装置を有しており、それらのゲートは並列接続され
且つ入力端へ接続されている。例えば、第１図における
ノード７と８とのＩｌｌのインバータが参照される。こ
の様なインバータにおいて、入力信号が高となると（正
供給電圧となる）　、ＰＭＯ３装置がターンオフされ、
共通出力ノードを高電源から切断し、且っＮＭＯ８装置
をターンオンして出力ノードを負電源へ接続させること
によって出力ノードを低状態へプルする。ＮＭＯ５装置
は与えられたゲート幅及びターンオン電圧に対してＰＭ
Ｏ３装置と比較して約２倍導電性であるので、ＮＭＯ３
装置をＰＭＯ５装置の幅の約半分とすることにより、イ
ンバータは高から低又は低から高への論理４移の両方に
対して一定の遅延を有することとなる。

全てのトランジスタにおいて、チャンネルの短い装置は
オン抵抗が低いと共に容量が低いので最少のスイッチン
グ時間を有しており、従ってそのチャンネル長は、通常
、使用される製造技術によって許容される最少のもので
ある。従って、典型的なインバータ列において、最初の
インバータは１０ミクロンＰＭＯ８装置及び５ミクロン
ＮＭＯ５装置を有する場合がある。従って、それに続く
インバータ（約３のほぼ最適なファンアウト）は、３０
ミクロンＰＭＯ３装置及び１５ミクロンＮＭＯ８装置を
存することとなる。三番１］のインバータは、９０ミク
ロンのＰＭＯ５装置と４５ミクロンのＮＭＯ３装置を有
することとなる。最初のインバータにおいて、５ミクロ
ンＮＭＯ５装置は二番目のインバータにおける３０ミク
ロンのＰＭＯ５装置と１５ミクロンのＮＭＯ３装置の両
方、即ち全部で４５ミクロン、即ち９のＮＭＯＳファン
アウトを駆動する。同様に、最初のインバータにおける
１０ミクロンＰＭＯＳ装置は、４．５のＰＭＯＳファン
アウトに対して二番目のインバータにおける３０ミクロ
ンのＰＭＯ３装置と１５ミクロンのＮＭＯ３装置を駆動
する。ＰＭＯ５装置は同一の寸法のＮＭＯ５装置の導電
性の半分の導電性であるから、１０ミクロンのＰＭＯ５
装置は同一の負荷を駆動する５ミクロンのＮＭＯ５装置
の遅れと等価な遅れを有している。

各段において、ＮＭＯ３装置とＰＭＯ３装置の両方が後
続のインバータにおけるＰＭＯ３装置をターンオンし且
つＮＭＯ３装置をターンオフさせる。各インバータにお
いて、ＰＭＯ３装置はＮＭＯ８装置の寸法の２倍である
ために、前のＮＭＯ８装置からの電荷の２７３がＰＭＯ
８装置へ行き且つその電荷の１／３がＮＭＯ５装置へ行
く。同様に、各インバータにおけるＰＭＯ８装置は、そ
の電荷の１／３を後続のインバータにおけるＮＭＯ８装
置へ送り且つその電荷の２／３を後続のインバータにお
けるＰＭＯＳ装置へ送る。従って、先行する段における
各装置からの電荷は後続する段における各装置へ供給さ
れる。

上述したインバータ列技術に関し幾分速度が向上されて
いるＣＭＯ３論理の形態の一つはドミノ論理である。こ
の点に関し、Ｒ，Ｈ，Ｋｒａｍｂｅｃｋ　　ｅｔ　　ａ
ｌ、著のｒｃＭＯ５を有する高速小型回路（Ｈｉｇｈ−
３ｐｅｅｄ　　Ｃｏｎｐａｃｔ　　Ｃ１ｒｃｕｉｔｓ　
　ｗｉｔｈ　　ＣＭＯ５）Ｊ、ＩＥＥＥ・ジャーナル・
オブ・ソリッドステー１・・サーキッツ、１９８２年６
月、Ｓ０１．７　（３）、６１．４−６１９の文献を参
照するとよい。

ドミノ論理回路においては、特定した論理機能を達成す
るためにトランジスタのアレイが構成されている。出力
ノードは特定の電圧レベル（典型的にはＮＭＯＳ用の高
）ヘプリチャージされ、方その他の電圧レベル（ＮＭＯ
Ｓ用の接地）への全ての電流経路はターンオフされる。

このフェーズ期間中に、該回路内の全てのトランジスタ
のゲートの各々への入力は所望のレベルへセットされる
。次いで、高レベルへの電流経路がクロック信号によっ
てターンオフされ、且つ接地への経路がターンオンされ
る。入力信号の状態に依存して、出力ノードは高レベル
でフロートするか又はプルダウンされ、その際にトラン
ジスタアレイによって実行される論理機能を評価する。

プリチャージから評価への遷移は、該回路内の全てのゲ
ート電極へ同時的に印加される単一のクロックエツジに
よって達成される。上掲した文献の第５図は、典型的な
ドミノ論理回路を示している。

しかしながら、ドミノ論理は、幾つかの欠点を有してい
る。ドミノ論理では、各論理ゲートがＰＭＯＳ）ランジ
スタとＮＭＯＳトランジスタの両方から構成されるイン
バータを駆動するので、不所望に低速度で動作する。又
、複数個の逐次的な段が共通のプリチャージクロック信
号を受取り且つ各論理動作に対して１個の完全なりロッ
クサイクルが必要とされるのでその処理能力は低い。更
に、ドミノ論理は、ＮＭＯＳ及びＰＭＯＳの両方におい
て論理機能を与えることはできない。更に、インバータ
列及びドミノ論理従来技術の両方において、論理機能は
電圧レベルにおける変化によって実行される。該回路が
定常状態に到達した後に出力ノードのレベルにおける変
化が検知されるので、該回路が安定になるまで新たな入
力情報を印加することはできない。このことは、単に小
さな部分が変化するに過ぎない場合であっても、全回路
が安定化するまで遅延が発生する。

［１的 本発明は以上の点に鑑みなされたものであって、上述し
た如き従来技術の欠点を解消し、ＣＭＯＳ回路における
速度を向上する技術を提１１．することを目的とする。

構成 本発明によれば、従来技術の回路によって達成される速
度よりも実質的に一層高速で動作することの可能な相補
型電界効果ｌ・ランジスタを使用する回路技術がＪＪｉ
　ｆｔ’−される。本発明においては、従来技術の回路
における電圧レベルによって実行される二つの作業の内
の単に一つの作業を実行するためにＣＭＯ３回路におけ
るパルスを使用する。

本発明を使用する回路において、パルスを使用して論理
ノードを活性状態へセット腰次いで該回路内におけるど
こか他において（通常下流側）発生される幾つかのその
他のパルスを使用して次の活性化パルスに対する準備の
ために前記ノードをリセットする。本発明によれば、回
路内の任意の与えられた段（ＰＭＯ５であろうとＮＭＯ
３であろうと）からの事実上全ての電荷を使用して後続
の段を活性状態にセットすることが可能であり、リセッ
ト動作において電荷が浪費されることは事実上ない。こ
の方法によれば、該回路の動作に本来的な時間遅れを最
少とすることを可能とする。

更に、レベルではなくてパルスを使用することにより、
回路動作をバイブライン構成とすることがｒ＋Ｊ能とな
る。従って、該回路の一部が活性状態である場合に、そ
の前の部分は次のパルスの到来に備えてリセットさせる
ことが可能である。

好適実施形態においては、本発明に基づいて構成される
回路は、複数個のカスケード型の段を有しており、各段
は第一論理状態又は第二論理状態とさせることが可能で
ある。選択した段の活性論理状態は、前記選択した段の
直前の一つ又はそれ以上の段によって制御され、一方不
活性論理状態は前記選択した段の後続の段によって制御
される。

交互の論理段において、活性状態は高論理レベルさ低論
理レベルとの間で交互する。

別の実施形態においては、本発明に基づいて構成される
回路が、ノード、前記ノードへ結合されており前記ノー
ドを第一の時間において活性論理状態とさせる論理回路
、前記ノードへ結合されておりそのノードの論理状態に
応答し前記第一の時間における前記ノードの活性論理状
態に応答し前記第一の時間の後の第二の時間において前
記ノードを不活性状態ヘリセットするリセット回路を有
している。

本発明の更に別の実施形態においては、本回路かに基準
電位、低基準電位、複数個のカスケード型段を有してい
る。各段は、正電源ノード及び出力ノードとの間に接続
されている１個又はそれ以上のＰＭＯ５ｆｌｉ界効果ト
ランジスタを有しており、且つ出力ノードと負電源との
間に接続された１個又はそれ以上のＮＭＯＳトランジス
タを有しており論理段を形成している。１個の段の活性
論理状態はその段の入力ノードによって制御され（その
直前の段の出力ノード）、一方不活性論理状態は後の段
の出力ノードによって制御される。

実施例 以下、添付の図面を参考に、本発明の具体的実施の！！
！４＃＄について詳細に説明する。

第１図は、本発明の好適技術に基づいて製造された回路
の概略図である。本発明の回路技術は、多くの異なった
種類の回路への多数の適用をａしている。例えば、第１
図に示した回路はクロックパルス発生器回路であり、そ
れは、エミッタ結合論理（Ｅ　ＣＬ）入力信号に応答し
て、クロックパルスを発生し、そのパルスを増幅し、次
いで各増幅したパルスを使用して容量負荷Ｃ】、Ｃ２、
Ｃ３によって表わされるその他の回路を駆動する。

ＥＣＬを使用することは例示であり、実際上、任意のタ
イプの入力信号を使用することが可能である。図示した
回路は、３個の副回路を有しており、即ち、ＣＭＯ３電
圧レベルへＥＣＬ論理入力端子レベルを増幅するための
エミッタ結合論理インタフェース（第１図の左側上部部
分）、パルス発生器（第１図の右側上部部分）、パルス
発生器からのパルスの駆動能力を増幅するために本明細
書に記載する新たなｉｔ術を使用するファンアウト回路
（第１図の下部部分）である。

ファンアウト回路のｔＭ成及び動作について最初に説明
し、次いで水明組１書に説明する新たな技術を使用する
ことのない回路のその他の部分について説明する。トラ
ンジスタのゲート上の小さな円はＰＭＯ５＋−ランジス
タを示しており、一方その他のトランジスタはＮＭＯＳ
トランジスタである。

第１図及びその他の図においてトランジスタのソース又
はドレイン上に示した円は、正基票電位ＶＣＣｓ典型的
には５Ｖへの接続を表わしている。

ファンアウト回路においてＭ２７−Ｍ２Ｓで示した相補
型ＭＯ５）ランジスタは一連の論理段の形態に構成され
ているが、該回路の動作は、各トランジスタが三つの異
なった機能、即ち主要な信号経路装置（活性状態にセッ
ト）、リセット装置（不活性状態にセット）、及びパワ
ーアップ装置の内の一つを有するものと考えることによ
って一層容易に理解することが可能である。該主要装置
が動作してパルス発生器からパルスをファンアウトさせ
、一方リセット装置は次のパルスの到来に備えて各ノー
ドを零入力状態ヘリセットする。パワーアップ装置は、
パワーが最初に本回路へ印加された時に全てのノードを
適切な（不活性）レベルとさせるべく機能する。各ノー
ドが初期的なパワーアップによって適切なレベルとなる
ことを確保することが可能である実施例においては、こ
のパワーアップ装置を省略することが可能である。

ノード１２及び１９の間のＣＭＯ５論理段の各々は、上
述したカテゴリの各々からのＩＭの装置を有している。

例えば、トランジスタＭ３０．Ｍ３１、ＭＢ２は、ＣＭ
Ｏ３段を形成し、それは、ノード１３上の入力信号に応
答して、ノード】４上に相補型信号を供給する。この段
において、主要信号経路装置は、大型のＮＭｏ５トラン
ジスタＭ３２であって、そのゲートはノード１３へ接続
されており、そのドレインはノード１４へ接続されてお
り、そのソースは接地接続されている。大型のリセット
ＰＭＯ５）ランジスタＭ３１は、そのソースを基準電位
（Ｖ　ｃｃ）へ接続しており、そのドレインをノード１
４へ接続しており、且つそのゲートを、この場合におい
てはノード１７と１８との間の段である、下流側の段の
出力ノードへ接続している。小型のＰＭＯＳトランジス
タＭ３０は、パワーアップ装置として機能し、ソース及
びドレインはトランジスタＭ３１へ並列接続しておりｄ
つそのゲートは入力ノード１３へ接続している。該ファ
ンアウト回路におけ、るーっ置きの段は同様に構成され
ている。例えば、ノード１７及び１８の間のインバータ
はセット装ｗｈして大型ＮＭＯ５）ランジスタＭ４４と
、リセット装置としての大型ＰＭＯ３ｌ−ランジスタＭ
４３と、パワーアップ装置としての小型ＰＭＯＳトラン
ジスタＭ４２とを有している。チェーン段はどこかで終
端せねばならないので、最後の負荷Ｃ３（ノード１９）
の後は、別のリセット装置及びパワーアップ装置は設け
られていない。（即ち、この後の段においてリセットを
行なう段は存在しない。）これらの段の場合、両方の機
能を達成するために単一の装置が使用されているに過ぎ
ない。

該ファンアウト回路における交互の段は、上述した装置
に対し相補型の装置を使用している。例えば、ノード１
４及び１５の間の段は、主要信号経路において大型ＮＭ
ＯＳトランジスタＭ３３を合しており、且つ小型ＮＭＯ
ＳトランジスタＭ３４及び大型ＮＭＯＳトランジスタＭ
３５を使用して、それぞれ、パワーアップ機能及びリセ
ット機能を惇えている。この段において、ＰＭＯ８装置
Ｍ３３は、そのゲートを入力ノードへ接続しており、そ
のソースを正電位源へ接続しており、そのドレインを出
力ノードへ接続しており、一方ＮＭＯＳリセット装置Ｍ
３５は、そのゲートを下流側の段へ接続しており、その
ソースを接地へ接続しており、そのドレインを出力ノー
ドへ接続している。パワーアップ装置Ｍ３４は、そのソ
ース及びトレインを、リセット装置Ｍ３５へ並列接続し
ており、■っそのゲートを入力ノードへ接続している。

これらの段へ接続されている一連のコンデンサＣｌＣ２
，Ｃ３は、本回路によって駆動される負荷を表わしてい
る。第１図に示したファンアウト回路の実際の適用にお
いて、これらのコンデンサの代わりにその他の回路が接
続されて、前記発生器回路からのクロックパルス信号を
受取る。容量負荷Ｃ１，Ｃ２，Ｃ３の各ピコファラッド
は、約５００ミクロン幅のＭＯＳゲートを駆動するのと
等価である。従って、ノー１−′１７上の１１ピコフア
ラツドの負荷は、第１図には示していない外部回路にお
ける約５５００　ミクロンのゲート幅をそのノードが駆
動することを表わしている。３個の負荷のみが示されて
いるが、ファンアウト回路を拡張することによって、本
回路により所望の数の負荷を駆動することが可能である
ことは明らかである。あるダイナミックＲＡＭ回路にお
いて、２０個を越える負荷が単一の回路によって駆動さ
れる。更に、図示した負荷はたまたまその全てが奇数番
のノードへ接続されているので、それらは全て正へ向か
うパルスを有している。負パルスが必要な場合には、外
部回路は単に適宜の偶数番号のノードへ接続されること
となる。

例示として、トランジスタの月決（チャンネル幅）が第
１図に示されている。そこに示した寸法は、仮想のもの
であって、ファンアウト回路を介してのトランジスタの
相対的な寸法を例示するために示しであるに過ぎない。

これら装置のチャンネル長は、通常、本回路を形成する
ために使用される特定のプロセスにおいて得ることの可
能な最少の寸法である。図示した各段は、その入力容量
よりも大きな全出力容量を駆動しているので１を越えた
ファンアウトを有している。前述した如く、２ＭＯ５装
置は同一の幅を有するＮＭＯ５装置の約半分の導電性で
あるから、それらは与えられたファンアウトに対して２
倍の遅延を有している。

従って、該チェーンにおける各段に対して一定の遅延を
与えるためには、主要信号経路における２ＭＯ５装置は
、主要信号経路におけるＮＭＯ３装置のファンアウト（
６）の半分のファンアウト（３）を有している。例えば
、７５ミクロンのＰＭＯＳトランジスタＭ２７は、２５
ミクロンのＰＭＯＳトランジスタＭ３０及び２００ミク
ロンのＮＭＯＳトランジスタＭ３２の組合わせでファン
アウトが全部で３　（２２５÷７５−３）を駆動してい
る。２００ミクロンのＮＭＯＳトランジスタＭ３２はフ
ァンアウトが６である。なぜならば、それは、１１２５
ミクロンのＰＭＯＳトランジスタＭ３３及び７５ミクロ
ンのＮＭＯ５）ランジスタＭ３４　（（１１２５＋７５
）／２００−６）の両方を駆動しているからである。

第１図の下部部分に示した回路の動作は以下の如くであ
る。該回路が最初にターンオンされノード１２が高に保
持された場合を仮定する。ノード１２上の高信号はＰＭ
ＯＳトランジスタＭ２７をターンオフし、ノード１３を
基学電位から切断する。ノード１２が高であると、ＮＭ
Ｏ５）ランジスタ６Ｍ２８をターンオンし、ノード１３
を接地接続すると共に、トランジスタＭ２９がオンであ
るか又はオフであるかにかかわらず、ノード１３を低ヘ
プルする。その際にノード１３上に確立される低レベル
信号がトランジスタＭ３２をターンオフし、ノード１４
を接地電位から切り離し、且つＰＭＯ３トランジスタＭ
３０をターンオンして、トランジスタＭ３１の状態にか
かわらず、ノード１４を高ヘプルする。究極的に、ノー
ド１２上の高信号は、全ての偶数番号のノード１２乃至
２２が高で且つ全ての奇数番号ノード１３乃至２３が低
とさせる。

次いで、負へ向かうエツジが第１図の上半分に示したパ
ルス発生器回路によって発生され且つこのパルスがノー
ド１２上へ供給されるものと仮定する。トランジスタＭ
２７及びＭ２Ｓのそれぞれの寸法のために、該パルスに
おけるほとんど全ての電荷はトランジスタＭ２７のゲー
ト上に配置されそれを迅速にターンオンさせる。その結
果ノード１３は高ヘプルされる。注意すべきことである
が、奇数番号のノード１７へ接続されているＮＭＯＳト
ランジスタＭ２９のゲートは低となり工１つトランジス
タＭ２９はこの時にオフとなる。ノード１３におけるこ
の上昇エツジはトランジスタＭ３２をターンオンしてノ
ード１４を接地へプルする。なぜならば、トランジスタ
Ｍ３０及びＭＢ２はこの時にオフしているからである。

ノード１４が低となると、トランジスタＭ３３がターン
オンされ、ノード１５を基準ｒｒｉ源へ向けてプルアッ
プし、それはトランジスタＭ３８をターンオンしノード
１６を低へプルする。

任意の二つのノードが状態を変化させる間の時間遅れは
、該回路を駆動する装置のタイプ及びファンアウトの関
数である。それ自身の寸法（ファンアウト−１）のゲー
トを駆動するＮＭＯＳトランジスタの遅延は１時間単位
であると仮定する。

遅延はファンアウトに比例するので、それ自身の幅の６
倍（ファンアウト−６）のトランジスタを駆動するＮＭ
ＯＳトランジスタは遅延が６である。

しかしながら、与えられた幅に対し半分の導電度を有す
石に過ぎないＰＭＯＳＩ−ランジスタは、同一のファン
アウトに対して、ＮＭＯＳトランジスタの２倍の遅延を
有している。従って、それ自身の複製物（ファンアウト
−１）を駆動するＰＭＯＳトランジスタは、遅延が２で
あり、一方それ自身の幅の３倍（ファンアウト−３）の
トランジスタを駆動するＰＭＯＳＩ−ランジスタはその
遅延が６である。例えば、ＮＭＯＳトランジスタＭ３２
は幅が２００ミクロンであり、且つ１２００ミクロンの
全トランジスタ幅を駆動しているので、トランジスタＭ
３２に対するファンアウト及び遅延は６である。例えば
ノード１２と１３との間の主要信号経路がＰＭＯＳ装置
である段においては、トランジスタＭ２７の幅（７５ミ
クロン）で割ったトランジスタＭ３０及びＭＢ２の幅の
和（２２５ミクロン）であるファンアウトは３であり且
つその遅延は６である。第１図を参照すると理解される
如く、ノード１２は全部で８０ミクロンのトランジスタ
幅を駆動している。２個の段の遅延の後、ノード１４は
全部で１２００ミクロンのトランジスタ幅を駆動してい
る。従って、これらの−対の段に対して全ファンアウト
は１２００／８０即ち１５であり、一方前記一対の段に
対する全遅延は６＋６−１２時時間位である。

これを従来のＣＭＯＳインバータの従来のストリング（
列）と比較してみる。もしもＮＭＯＳファンアウトを６
とし且つＰＭＯＳファンアウトを３とすると、各インバ
ータ段は、駆動段の寸法の２倍の寸法を有することとな
る。即ち、一つの段は、２０ミクロンのＮＭＯ３及び４
０ミクロンのＰＭＯ３を有することとなり、それに先行
する段は１０ミクロンのＮＭＯ５（ファンアウト−Ｍ−
６）及び２０ミクロンのＰＭＯ５（ファンアウト−３）
を有することとなる。この従来技術は、段当り６時間巾
位の遅延及び段当りファンアウト−２を与える。全ファ
ンアウトを１６とするためには、２４時時間位の全遅延
に対し段当り６時間巾位の遅延を有する４個の段（２’
−１６）が必要とされる。

次のパルスに備えて各ノードを適宜のレベルへリセット
するために、該リセットトランジスタを下流側のインバ
ータで駆動する。例えば、トランジスタＭ３１はノード
１３ではなくノード１８によって駆動される。この技術
は、次のパルスに対してノード１４をリセットするため
にノード１４を高ヘブルするための電荷条件を、実質的
に一層大きなトランジスタを持った下流側のインバータ
に課するものであり、その場合、比較的小さなトランジ
スタＭ３１はノード１８上の容量をほとんど増加させる
ことはない。トランジスタＭ３１のゲートが従来技術に
おける如くノード１３へ接続されているとすると、それ
は、ノード１３上の容量を３倍とし且つノード１３の遅
延を３倍とさせる。従って、任意の選択されたノードが
その選択したノードを以前に通過したパルスによってリ
セットされるが、そのパルスが前記選択されたノードへ
結合されたリセットトランジスタを駆動する一層大きな
下流側インバータへ到達した後においてである。あるノ
ードに対する入力パルスは、リセット装置をターンオフ
することなしに単に単一（セット）装置を駆動すること
を基本的に必要とするに過ぎないので、スイッチング速
度は増加される。

任意のノードにおける信号は、５個のインバータ遅れの
後に終端する活性パルスである。第１図の右上部分にお
ける回路は、後述する如く、ノード１２上に負のパルス
を与える。ノード１２上の負のエツジは、ノード１３上
に正のエツジを発生し、それによりノード１４上に負の
エツジが発生され、更にノード１５上に正のエツジが発
生され、・・・且つＮＭＯＳトランジスタＭ２９を介し
てノード１３上に負のエツジが発生される。ノード１７
上の正のエツジは、はぼ、ノード１２上の入力パルスの
終端（正のエツジ）と一致しているので、ＰＭＯＳトラ
ンジスタＭ２７はノード１３をその低の不活性状態ヘリ
セットすることと干渉することはない。

従って、本発明の回路は、従来の回路の遅延の半分でほ
ぼ同一のファンアウト（１５対１６）を提供している。

このことは、主要信号経路において、各スイッチング装
置は後続する段における基本的に単に１個の装置を駆動
するものであるということによって達成されている。こ
こで、「基本的」という用語は、パワーアップ装置が使
用される場合には、電荷のほとんど全てがセット装置へ
流れるが少量の電荷が該パワーアップ装置へ流れるので
使用されている。即ち、トランジスタＭ３２はトランジ
スタＭ３Ｂを駆動し、トランジスタＭ３３はトランジス
タＭ３８を駆動し、トランジスタＭ３８はトランジスタ
Ｍ３９を駆動し、トランジスタＭ３９はトランジスタＭ
４４を駆動する等々である。従って、セット経路におけ
る各トランジスタからの電荷の基本的に全ては、該セッ
ト経路における次のトランジスタをスイッチするために
使用されるが、その電荷の非常に僅かの部分がリセット
経路をターンオフするために使用されるに過ぎない。ノ
ード１９及び２０の間、ノード２０及び２１の間、ノー
ド２１及び２２の間、及びノード２２及び２３の間のイ
ンバータは、それらが接続されている上流側のインバー
タにおけるノードをリセットするための駆動電流を供給
するに過ぎない。このストリング即ち一連の段はどこか
で終了せねばならないので、このストリングの端部にお
ける段は後のインバータによってリセットされることは
ない。

上述した回路技術は、入力信号から任意の与えられたノ
ードをリセットすることの負担を除去しており且つその
負担をトランジスタが十分に大きな下流側の段に与え従
ってそれらがほとんど速度を犠牲することなしに一層小
型の上流側の装置を容易に駆動することが可能であると
いう利点を有している。パルスは適宜の幅のものが使用
され且つ後述する態様で発生されるので、下流側の段か
ら発生するリセットパルスは、適宜の時刻に上流側の段
によって受取られて上流側の段をリセットするが、上流
側の段がその入力ノードによって反対方向ヘブルされて
いる時刻においてではない。

フィードバック信号の源を選択するためにどれだけ「下
流」側へ行くかということの選択は幾分任意的なもので
あることは明らかである。第１図の場合、４個のインバ
ータ遅延が使用されているが、ｆ、Ｅ意の偶数個を使用
することが可能である。

２個のインバータ遅延を使用した場合には、仮想的三角
波が発生し、電荷の多くが浪費されることが判明した。

一方、６個のインバータ遅延の場合には、第二のセット
（活性）パルスが第一セットパルスをどれだけ速やかに
従属するかということを不必要に遅延させることが判明
した。

第１図の上部部分において、ノード５上の正の遷移から
ノード１２における負のパルスの発生をさせるために使
用される回路が図示されている。

この図の右上角部部分において、トランジスタＭ２３、
Ｍ２４．Ｍ２Ｓ、Ｍ２６は２入力ＮＡＮＤゲートを形成
している。ノード５及び１０は、各々、ＮＭＯＳトラン
ジスタＭ２５及びＭ２６をターンオンさせ且つトランジ
スタＭ２３．Ｍ２４をターンオフさせるために高でなけ
ればならない。

このことは、出力ノード１２を接地ヘブルさせる。

ノード５又は１０の何れかが低であると、ＰＭＯＳトラ
ンジスタＭ２３又はＭ２４の一方がオンであり且つＮＭ
ＯＳトランジスタＭ２５又はＭ２６の一方がオフであっ
てノード１２は高となる。

ノード５と１０との間には一連の５個のＣＭＯＳインバ
ータが接続されており、その各インバータは１個のＰＭ
ＯＳトランジスタと１個のＮＭＯＳトランジスタとを有
している。例えば、ノード６と７さの間のインバータは
、ＰＭＯ５）ランジスタＭ１５及びＮＭＯＳトランジス
タＭ１．６を有している。ノード５と１０との間に奇数
個のインバータが存在する場合、ＤＣを基礎とした場合
、ノード５及び１０は互いに位相がずれる。ノード５が
低であると、ノード６は高であり、ノード７は低であり
、ノード８は高であり、ノード９は低であり、従ってノ
ード１０は高である。ノード５が低であるので、ノード
１２は高である。ノード５が次に高レベルへ遷移すると
、短い時間の間、ノード５及び１０の両方が高となり、
その際にノード１２を低ヘプルする。ノード１２は、ノ
ード５上の高レベルが一連のインバータを介して伝搬し
て、ノード６を低とし、ノード７を高とし、ノード８を
低とし、ノード９を高とし、ノード１０を低とさせるま
で、低状態に止どまる。従って、ノード５上の正の遷移
は、ノード１２上に負のパルスを発生させる。ノード１
２は、ノード５上に次の正の遷移が発生するまで、高状
態に止どまる。

ノード５上において高又は低の任意の定常状態に対し、
ノード１２の定常状態は高である。ノード５が高へ遷移
する場合にのみ、ノード１２から負のパルスが１兵給さ
れる。ノード５と１０との間のインバータの数及び各イ
ンバータのファンアウトは、ノード１２上のパルス幅が
フィードバックパルスのタイミングとほぼ等しいか又は
それより多少短いように選択される。即ち、ノード５が
高となると、次の二つの事象のシーケンスが発生する。

即ち、（１）ノード６が低となり、ノード７が高となり
、ノード８が低となり、ノード９が高となり、ノード１
０が低となり、ノード１２が高となり、（２）ノード１
２が低となり、ノード１３が高となり、ノード１４が低
となり、ノード１５が高となり、ノード１６が低となり
、ノード１７が高となる。そのタイミングは、ノード１
２がノード１７が高となるのとほぼ同時又は多少速めに
高となるように調節され、ノード１３上の正（活性）パ
ルスを終了させる。

ノード５の左側に示した回路はＥＣＬインターフェース
回路である。真のＴ及び相補的なＣ入力ＥＣＬレベル信
号がフェーズを変化すると、ノード５は状、ｏ（ｃＭｏ
ｓｉ圧レベル）を変化させる。

例えば、ノードＣが低となり且つノードＴが高となると
、ノード５は高ヘプルされる。ノードＴ及びＣが次いで
逆に変化すると、ノード５は低ヘブルされる。

第２図は第１図の上部部分における回路の動作を示した
タイミング線図である。第２図の縦軸は、１ｖの増分で
の電圧を表わしており、一方横軸は図面中０．５ナノ秒
の間隔で示した時間である。

時間Ｏにおいて、ノードＣは４．１２５Ｖであり、ノー
ドＴは３．２５０Ｖである。９０ピコ秒において、ノー
ドＣ及びＴは、公知の外部ＥＣＬ回路（不図示）によっ
てスイッチされ、その正電源は５Ｖへ接続されており、
且つその負電源はＯＶへ接続されており、従ってノード
Ｔは高となり、且つノードＣは低となる。このスイッチ
ング動作は、極めて高速であると仮定され、これら二つ
のノードの状態を変化させるのに約２０ピコ秒が必要と
されるに過ぎない。これらのノードは、この新しい状態
に止どまることが必要てあり、ノード１２から正確な負
のパルス幅を得るために約１ナノ秒の間ノードＴは高で
あり且つノードＣは低である。

任意的に、４ナノ秒において、該ノードはそれらの元の
レベルへスイッチ動作により復帰される。

従って、第２図において、ノードＣは初期的に高として
示してあり、且つ１００ピコ秒において低ヘスイツチン
グし、次いで４ナノ秒まで低に止どまり、その時刻にお
いて高へスイッチ動作により復帰される。ノードＴはノ
ードＣと反対にスイッチ動作される。１００ピコ秒にお
ける真のＴ及び補元のＣの入力信号のスイッチングがノ
ード２゜３．４を介して伝搬し、約９００ピコ秒におい
てノード５を高へ移行させる。ノード５が上昇するとノ
ード１２を低へ移行させ、負のパルスを開始させる。ノ
ード５が上昇すると、更に、ノード６を下降させ、ノー
ド７を上昇させ、ノード８を下降させ、ノード９を上昇
させ、且つノード１０を第２図の最初の半分に示した如
く下降させる。ノード１０が下降すると、ノード１２が
高へ移行され、ノード１２における負のパルスを終了さ
せる。

約４ナノ秒の後、真及び補元の信号は状態を変化し、第
２図の後半に示した如くノード５を下降させるが、ノー
ド５上の低電圧はノード１２上の高出力を維持するので
、ノード１２には何ら影響を与えない。ノード５が下降
すると、ノード６が」二昇され、ノード７が下降され、
ノード８が上昇され、ノード９が下降され、ノード１０
が上昇される。従って、第２図に示した期間の終了まで
に、ノード１２は高であり、ノード５は低である。ノ−
ド５が高へ遷移する場合にのみ、ノード１２において負
のパルスが発生される。ノード５が低へ復帰すると、ノ
ード１２においては何も起こらない。

第３図は、第１図の下部部分に示した回路に与えるノー
ド１２における負のパルスの影響を示している。ノード
１２が低へ移行すると、それはＰＭＯＳトランジスタＭ
７を駆動してノード１３を高へプルする。ライン１２上
の低パルスが非常に小さなＮＭＯ３Ｉ−ランジスタＭ２
８をターンオフさせる。これらのトランジスタのそれぞ
れの寸法のために、ノード１２からのほとんど全ての電
荷がトランジスタＭ２７のゲートへ流れ込みノード１３
を高ヘプルする。ノード１３が０．５及び１ナノ秒の間
の期間内に高へ移行すると、電荷のほとんどがＮＭＯ５
）ランジスタＭ　３２内へ流れ込み、約０．２ナノ秒の
後にノード１４を低ヘブルする。第３図に示した如く、
ノード１４が低へ移行すると、ノード１５を迅速に高ヘ
ブルし、それによりノード１６は迅速に低ヘブルされ、
ノード１７も同様の態様で高ヘブルされる。ノード１７
における低インピーダンス信号は、ノード１２における
高インピーダンス信号と比較して、困難性が最少であり
、比較的小型のＮＭＯ！ｌｌトランジスタＭ２９を駆動
して、ノード１３をリセットさせる。ノード１２は、ノ
ード１７が高へ移行するのとほぼ同時に高へ移行するの
で、小型のトランジスタＭ２８はノード１３をリセット
することに多少貢献する。第３図に示した如く、０．　
５ナノ秒において高を開始したノード１３は１．８ナノ
秒においてほとんどＯｖへ復帰される。従って、偶数番
号のノード１２上の負のパルスは、奇数番号のノード１
３上に正のパルスを発生させる。１２乃至２２の任意の
偶数番号のノード上の負のパルスは、後続の奇数番号の
ノード上に正のパルスを発生し、それは、次の偶数番号
のノードに負のパルスを発生させる。従って、パルスは
、最初に一つのノード上において負であり、次いで次の
ノード上において正であり、それに続くノード上におい
て負であるなどのように伝搬する。活性パルスが発生し
た後に、それは、実際には下流側インバータの活性パル
スであるリセットパルスにおいて終端される。リセット
パルスが終端した後に、そのノードは新たな活性パルス
を受ける準備がなされる。

ＣＭＯＳインバータを一方の状態から他方の状態へスイ
ッチング動作する仮定において、入力が二つの電源の間
の中間にある場合、両方のトランジスタが瞬間的にオン
となり、そのインバータを介してのＤＣ電力消費を発生
する。従って、出力ノードがプルダウンされている場合
には下部トランジスタがターンオンする多少前に上部ト
ランジスタをターンオフさせることが望ましく、又、出
力ノードが高ヘプルされている場合には、下部トランジ
スタがターンオフした後に上部トランジスタをターンオ
ンさせることが望ましい。この効果は、信号タイミング
を調節することによって部分的に達成することが可能で
ある。これの−例を第３図に示してあり、１．５ナノ秒
及び２ナノ秒の間の期間において、ノード１３がノード
１８よりも多少光に低（ＮＭＯＳトランジスタＭ３２を
ターンオフ）へ移行し、それはトランジスタＰＭＯ３Ｍ
３１をターンオンさせてノード１４を高へプルする。同
様に、ノード１５が低へ移行して、ノード２０が低へ移
行する多少前にＮＭＯ５Ｉ−ランジスタＭ３８をターン
オフし、ＰＭＯ３トランジスタＭ３７をターンオンさせ
る。別の例としては、２．０及び２．５ナノ秒の間の期
間において、ノード１６がノード２１よりも多少前に高
へ移行し、ＮＭＯ５）ランジスタＭ４１がターンオンさ
れる多少前にＰＭＯＳトランジスタＭ３９をターンオフ
させる。いまだに両方が同時的に瞬間的にオンとなるが
、オーバーラツプの量は減少されている。

この信号タイミングにおける調節は、トランジスタの適
宜の寸法決定により達成される。上述した説明において
は、順方向においては、ＮＭＯＳ装置が６のファンアウ
トを駆動し且つＰＭＯ５装置が３のファンアウトを駆動
しており、フィードバック方向においては、多少異なっ
た負荷が使用されている。例えば、ノード１６は３５０
ミクロンのＮＭＯ３装置によって低ヘブルされるが、そ
の１法の２倍のＰＭＯ３装置を有する代わりに、多少大
型のＰＭＯ３装置を使用し、特に７９０ミクロンの幅を
有するトランジスタＭ３７を使用し、その場合には順方
向に対し２：１の基準によって寸法において２０％の増
加を表わしている。このトランジスタの寸法決定により
、ノード１６が低へ移行するよりもノード１６は多少よ
り迅速に高へ移行する。従って、ノード１６は、トラン
ジスタＭ４１がターンオンされるよりも比較的に一層高
速でトランジスタＭ３９をターンオフさせ、その場合に
不所望の電力消費を回避している。

これまで説明した回路は、一連のより複雑な論理ゲート
を介してではなく一連のインバータを介しての遅延を減
少するものである。しかしながら、論理レベルではなく
パルスを伝搬させるということ、及び下流側で発生され
たパルスによってそのパルスを終端させるという本発明
の概念は、簡単なインバータの場合における如く一連の
論理ゲートに対しても同様に適用可能なものである。

第４図は、ＣＭＯ５回路用の本発明の速度向上技術を使
用した入力バッファの概略回路図である。

この入力バッファは、通常ランダムアクセスメモリにお
いて使用されており、ノードＶＩＮにおけるＥＣＬレベ
ル入力端子を、ノードＶＲへ印加されるＥＣＬ範囲の中
間を表わす基準電圧レベルと比較する。これらの信号に
応答して、本回路は、可及的に速やかに、信号ＶＩＮ及
びＶＲの相対的電圧に依存して２個の出力ノードの一方
において負へ向かうパルスを発生する。本回路は、真の
出力としてパルス有り又はパルス無しを供給し、且つ相
補的出力としてパルス無し又はパルス有りを供給する。

この回路は、ノード１１０上の入力パルスの終了におい
て、ノードを活性状態から負活性状態ヘリセットする。

図面の下部部分におけるノード１１０は、第１図に示し
たクロックパルス発生器などの別の回路からの正のパル
スを受取るべく接続されている。

例えば、ノード１１０は第１図におけるノード１５へ直
接的に接続させることが可能であり、且つ、実際に、多
数の入力バッファが一体となって６ピコフアラツド負荷
Ｃ１を表わしている。ノード１１０が低（不活性）であ
る間、ＰＭＯ５装置Ｍ１０５及びＭ２Ｏ３は導通状態で
あり、その際にＶＩＮをノード１０１へ接続し且つＶＲ
をノード１〔〕２へ接続させる。トランジスタＭ１１１
は導通状態であり且つトランジスタＭ１１２は非導通状
態であり、従ってノード１０５は高である。トランジス
タＭ１１３が導通状態であり且つトランジスタＭ１１４
が非導通状態であり、その際にノード１０７も高に保持
される。

ノード１１０が高へ移行する時に、第１図の回路を介し
て伝搬するパルスの上昇エツジに応答して、トランジス
タＭ１０５及びＭ２Ｏ３はターンオフされる。更に、ト
ランジスタＭ１１１がターンオフされ、且つトランジス
タＭ１１２がターンオンされて、ノード１０５を接地へ
プルする。同様に、トランジスタＭ１１３がターンオフ
され、且つトランジスタＭ１１４がターンオンされてノ
ード１０７を接地ヘプルする。ノード１０７はノード１
０５におけるよりもＰＭＯＳトランジスタＭ１００にお
けるかなり大きな負荷を駆動しているので、ノード１０
７はノード１０５よりも多少ゆっくりと接地へ移行する
。

トランジスタＭ１０７及びＭ２Ｏ３は交差結合されてお
り、トランジスタＭ１０８のドレインと、ノード１０７
はトランジスタＭ１０７のゲートへ接続されており、且
つトランジスタＭ１０７のドレイン及びノード１０１は
トランジスタＭ１０８のゲートへ結合されている。ノー
ドＶＩＮが基準電圧ＶＲと比較して低であると仮定する
。従って、ノード１０１はノード１０２よりも低く、且
つノー下１０１及び１０２上の容量は、トランジスタＭ
１０５及びＭ２Ｏ３がターンオフした後においてもこれ
らの相対的な電圧を一時的に維持する。

ノード１０１はノード１０２よりも一層低いので、ノー
ド１０５が接地ヘブルされると、トランジスタＭ１０７
はトランジスタＭ１０８よりも速く導通状態を開始する
（トランジスタＭ１０７のゲートは、ノード１０１の一
層低い電位へ接続されているトランジスタＭ１０８のゲ
ートと比較して、ノード１０２の一層高い電位へ結合さ
れている）。

トランジスタＭ１０７及びＭ２Ｏ３のスレッシュホール
ド電圧は良好にマツチされているものと仮定する。従っ
て、トランジスタＭ１０７は、同一の寸法のトランジス
タＭ１０８がノードＭ１０２をプルダウンするよりも一
層高速でノードＭＩＯ１をプルダウンする。ノードＭ１
０１がプルダウンされると、ノード１０６はこの時にお
いてＰＭＯＳトランジスタＭ１００によってプルアップ
されるので、それはＰＭＯ３Ｉ−ランジスタＭ１０２を
ターンオンさせる。従って、ノード１０５が低へ移行す
ると、トランジスタ１０７はノード１０１を低へプルし
、且つノード１０１が低へ移行すると（ノード１０６が
高へ移行）、トランジスタＭ１０２はノード１０２を高
へプルする。従って、トランジスタＭ１０７及びＭ２Ｏ
３におけるのと同一の再生型交差結合がトランジスタＭ
１０１及びＭ２Ｏ３内に存在している。従って、ノード
１０５が接地であり且つノード１０６が正の基準電位に
あると、該回路は２個のインバータ、即ちトランジスタ
Ｍ１０１及びＭ２Ｏ３を有する１個のインバータとトラ
ンジスタＭ１０２及びＭ　１．０８を有する別のインバ
ータ、として構成される。ノードＶＩＮへ印加される電
位がＶＲよりも一層高いか又は−層低いかということに
刺激されて、これらのインバータは一方又は他方へスイ
ッチ動作する。

第５図は、直前に説明したスイッチング作用を示したタ
イミング線図である。ノード１０５が降下すると（ノー
ド１０７の前）、両方のノード１０１及び１０２（ＶＩ
Ｎ及びＶＲ）が降下を開始するが、それらの電圧レベル
は、トランジスタＭ１０８を介してのものよりもトラン
ジスタＭ１０７を介しての電流の方が一層大きいために
、分離する。これは、０．　９及び１．１ナノ秒の間の
期間に発生する。しかしながら、約１．１ナノ秒におい
て開始し、ノード１０２は、２ナノ秒までに該ノードが
ほぼ５Ｖ離れるまで、トランジスタＭ１０２を介しての
電流に起因して上昇を開始する。

これは、約０．　７ナノ秒において開始するノード１１
０が高へ移行することに応答して発生する。

ノード１０５及び１０７の間の主要な遅延は、トランジ
スタＭ１００によって発生されるノード１０７上の余分
の容量である。ノード１０５がノード１０１よりも１個
のスレッシュホールド電圧分量上降下する場合、ノード
１０２は短期間低ヘプルされ、その際にトランジスタＭ
１０８を介して幾らかの導通を発生する。しかしながら
、ノード１０７はノード１０５に関して多少遅延し、ノ
ード１０１よりも１個のスレッシュホールド電圧を越え
てかなり経過することはない。従って、存在するとして
も、トランジスタＭ１１０を介しての導通はほとんどな
く、且つ出力ノード１０４は著しく放電されることはな
い。一方、ノード１０２は、ノード１０７が低へ移行す
る間、正電源へ上昇し、トランジスタＭ１０９をターン
オンし出力ノード１０３を放電する。従って、相補的出
力ノード１０４が正の基準供給電圧に止どまっている間
、ノード１０３上には負の出力（パルス）がある。ＶＩ
Ｎ上に高入力電圧があると、その代わりノード１０４に
おいて負のパルスが発生する。

ノード１１０へ正のパルスが供給される。そのパルスが
通過し且つノード１１０が負へ復帰すると、トランジス
タＭ１０３はターンオンされ、第５図の最も右側部分に
示した如く、ノード１０３をその不活性基＄電位へ復帰
させるべくプルする。その他の全てのノードはそれらの
不活性状態ヘリセットされる。なぜならば、ノード１０
０及び１０２がＶＩＮ及びＶＲへそれぞれリセットする
間ノード１０５及び１０７は正へ移行する。従って、ノ
ード１０３上にパルスが形成され且つノード１０４上に
はパルスは形成されない。このパルスは、後に、第６図
に関して後述するデコーダ回路において使用される。

第６図は、上述した如き入力バッファを使用するデコー
ダ回路の概略回路図である。第６図に示した如く、一対
の入力バッファＩＮ、及びＩＮ。

の各々は、第４図の回路のノード１０３及び１０４のそ
れぞれによって与えられるような真Ｔ及び相補的Ｃ出力
信号を供給する。ノードＴ及びＣの両方ではなく一方に
おいて負のパルスが発生すると仮定する。典型的なメモ
リ回路において、入力バッファＩＮＯは第一アドレスＡ
。に応答し、万入力バッファＩＮ、は同時的に第ニアド
レスＡ、に応答する。入力バッファＩＮ、の真の出力は
、２ＭＯ５）ランジスタＭ１２２のゲートへ結合され、
−万入力バッファＩ　Ｎ　ｏの真の出力は２ＭＯ５）ラ
ンジスタＭ１２４及びＭ１２６のゲートへ結合される。

入力バッファＩＮ、の相補的出力はＰＭＯＳトランジス
タＭ１２１のゲートを制御し、−万入力バッファ■Ｎｏ
の相補的出力はＰＭＯＳトランジスタＭ１２３及びＭ１
２５のゲートを制御する。各入力バッファからの全ての
電荷はＰ　Ｍ　ＯＳ装置を駆動するのに使用される（Ｎ
ＭＯＳトランジスタをターンオフする上でどれも浪費さ
れることがない）。これは、入力バッファが相補型対を
駆動しておりその結果動作が低速となっていた従来技術
の装置と比較される。

トランジスタＭ１２１のソースは正基準供給電位へ接続
されており、一方そのドレインはトランジスタＭ１２３
及びＭ１２４の両方のソースへ結合されている。同様に
、トランジスタＭ１２２のソースは該基準電位へ結合さ
れており、一方そのドレインはトランジスタＭ１２５及
びＭ１２６の両方のソースへ結合されている。トランジ
スタＭ１２１及びＭ１２２の各々は５０ミクロンの幅で
あり、一方トランジスタＭ１２３乃至Ｍ１２６の各々は
２５ミクロンの幅であるので、入カバッファＩＮｏ上の
全負荷は入カバッファＩＮ、上の負荷と同一である。

入力バッファＩＮ、が出力Ｃを低ヘブルすると、ＰＭＯ
ＳトランジスタＭ１２１がノード１２１を高ヘブルする
。真の出力Ｔが高のまま止どまるので、トランジスタＭ
１２２はオフのままである。

又、入力バッファＩＮ、の相補型出力が同時的に（全て
のバッファは共通の活性化信号を持っている）が低ヘプ
ルされ、一方真の出力が高のままであると仮定する。従
って、ＰＭＯ，Ｓ　）ランジスタＭ１２３及びＭ１２５
は導通状態となり、一方トランジスタＭ１２４及びＭ１
２６はオフのままである。従って、出力ノード１２３の
みがトランジスタＭ１２１及びＭ１２３によって高ヘプ
ルされ、一方ノード１２４．１２５．１２６の各々は低
のままである。トランジスタＭ１２４及びＭ１２６がオ
フしているのでノード１２４及び１２６は低のままであ
り、一方トランジスタＭ１２５が導通状態であってもト
ランジスタＭ１２２が導通状態にはないので、ノード１
２５は低のままである。

従って、任意のアドレス入力に対して、４個のノード１
２３乃至１２６の一つが高ヘブルされ、方他の三つは接
地におけるままである。これらトランジスタの寸法決定
により、２５ミクロンの２／３　（５０ミクロンのトラ
ンジスタが２５ミクロンのトランジスタと直列）と等価
な幅を持ったトランジスタを介して該選択されたノード
が高ヘブルされる。

ノード１２１乃至１２６の各々は前記概略図には示して
いない一連の４個のカスケード型インバータの入力であ
る。各インバータストリングの最終出力は、ＮＭＯ３Ｉ
−ランジスタのゲートへ接続され、該Ｎλ４０８トラン
ジスタはその源となるノード１２１乃至１２６を接地ヘ
リセットさせる。

このリセット作用は、デコード動作の第三段に対し詳細
に説明しである。

大力バッファＩＮ２及びＩＮ、へ接続されているデコー
ダからの４個の同様なノード１２３Ａ。

１．２４Ａ、１２５Ａ、１２６Ａのみならずノード１２
３乃至１２６の各々は、第二段デコーダ１４０へ接続さ
れており、該デコーダ１４０の半分を第６図の下部に示
しである。例えばノード１２３はＮＭＯＳトランジスタ
Ｍ１２７のゲートを駆動゛すべく接続されており、それ
はノード１２７と接地との間に接続されている。更に４
個のＮＭＯＳトランジスタＭ１２８乃至Ｍ２Ｂ５がノー
ド１２７と対応するノード１２８乃至１３１とのｌ１４
１に接続されており、この１対１６デコーダにおいて４
個の出力を発生する。アドレスＡ。及びＡ１がノード１
２３を高ヘプルし、トランジスタＭ１２７をターンオン
させたと仮定する。入カバッファＩＮ２及びＩＮ、へ供
給されるアドレスに依存して、ノード１２３Ａ乃至１２
６Ａの一つが高へ駆動される。従って、トランジスタＭ
１２８乃至Ｍ１３１の一つがターンオンされ、その際に
ノード１２８乃至１３１の一つを接地へプルする。その
他の残存する全てのノード１２８乃至１３１は高のまま
である。

デコーダの付加的な第二段１４１が第一段からのノード
１２４．１２５，１２６へ接続されており、且つ同様な
態様で、ノード１２３Ａ乃至１２６Ａを有する第二段へ
接続されており、その結果、入力バッファへの４個のア
ドレス信号Ａ。乃至Ａ、は１６個のノードの内の一つを
選択して接地へプルする。（第６図におけるインバータ
チェーン１４２，１４３，１４４は以下に説明する。）
第７図は、いかにして１例の１対１６デコーダを別の１
対１６デコーダと結合して、１対２５６デコーダを与え
、例えば、アドレスしたメモリアレイワードラインを高
ヘブルし、そのワードラインへ接続されている一つ又は
それ以上のメモリセルを読取ることが可能であるかを示
している。第６図において、出力（例えば、ノード１２
８）が低ヘブルされると、１２．５ミクロンのトランジ
スタの均等物を介して低ヘブルされる。ＮＭＯＳ装置は
その幅の６倍のＰＭＯ３装置を駆動することが可能であ
るので、トランジスタＭ１５０は７５ミクロン幅である
。しかしながら、アドレスビットＡ４乃至Ａ７へ結合さ
れているアドレスデコーダの場合、各出力ラインは１６
個のトランジスタを駆動し、従ってトランジスタＭ１５
１は８ミクロン幅である。各々が８ミクロン幅の１６個
のＰＭＯＳトランジスタの負荷は、１２８ミクロンのト
ランジスタの負荷のように見える。−度に１個だけのト
ランジスタがそのソースが正供給電位にあり且つ従って
チャンネルが形成されていると、そのものだけがその完
全なチャンネル容量を有する。ソースが負であるその他
の１５個のトランジスタは、チャンネルが形成されてお
らず且つ容量は減少されている。これら１６個のトラン
ジスタは、一体となって、チャンネルが形成されている
約７５ミクロン幅の単一のトランジスタのほぼ均等な負
荷を表わしている。従って、両方の１対１６デコーダは
同様な容量負荷を有している。ノード１５１は、選択さ
れた場合に、約７ミクロンのトランジスタの均等物を介
してプルアップされる。

任意のＰＭＯＳトランジスタがその幅の約３倍のＮＭＯ
Ｓトランジスタを駆動するので、ＮＭＯＳトランジスタ
Ｍ２Ｏ０は約２２ミクロンの幅である。

この例の場合、ワードラインの容量負荷は、４００ミク
ロン幅のトランジスタのゲートのそれとほぼ等しいと仮
定される。従って、２２ミクロンのＮＭＯＳトランジス
タＭ１６０は、１３０ミクロンの幅のＰＭＯＳトランジ
スタＭ１６１を駆動するために使用され、それは該ワー
ドラインを高ヘプルする。従って、全てのノードが最初
に適切な（不活性）レベルにあり、且つ適宜のアドレス
が選択されると、ノード１２３（第６図参照）が高（活
性）ヘブルされ、１個の遅延の後にノード１２８が低（
活性）ヘプルされ、更に１個の遅延の後ノード１５１（
第７図）を高（活性）ヘプルし、トランジスタＭ１６０
をターンオンして、更に１個の遅延の後ノード１６１を
低（活性フヘブルし、更に１個の遅延の後トランジスタ
Ｍ１６１を介してワードラインを高（活性フヘプルする
。

ワードラインが高へ移行するき、それはそのメモリセル
を読取るか又は書込みを行なうのに十分長い間高のまま
でなければならないが、それは、次いで、新たなメモリ
サイクルの準備のためにリセットされねばならない。ノ
ード１５１及び１６１のみならずワードラインが、トラ
ンジスタＭ２Ｏ０乃至Ｍ２Ｏ７を有する４個のインバー
タを使用することによってリセットされる。ワードライ
ンが高へ移行すると、それは１個の遅延の後ノード２０
１を低へ移行させ、２個の遅延の後ノード２０２を高へ
移行させ、３ｇの遅延の後ノード２０３を低へ移行させ
、且つ４個の遅延の後ノード２０４を高へ移行させる。

ノード２０２が高へ移行すると、それはトランジスタＭ
１６３をターンオンし、その際にノード１５１を低ヘリ
セットする。注意すべきことであるが、同様のフィード
バック経路が、ノード１５１がリセットされる１個の遅
延の前にトランジスタＭ１５０及びＭ１５１のゲートを
リセット（ターンオフ）する。ノード１５１が低ヘリセ
ットされると、ノード２０３も低へ移行し、両方がノー
ド２０２が高へ移行することから発生する。ノード２０
３が低へ移行すると、ノード１５１が低ヘリセットされ
た後１個の遅延の後にノード１６１を高ヘリセットする
。ノード１６１が高ヘリセット（２０３から低へ移行）
することと一致して、ノード２０４は高へ移行し、トラ
ンジスタＭ１６４をターンオンしてワードラインを低ヘ
リセットする。従って、全てのノードは、５個の遅延の
幅のリセットパルスに追従する５個の遅延の幅の活性パ
ルスを有している。全ての場合に、該リセットパルスは
、その活性パルスを発生させたトランジスタがターンオ
フされるのとほぼ同時に開始する。このリセット機能は
、リセットされるノード上に無視可能な負荷を課する。

例えば、何らリセット能力なしにワードラインを高ヘブ
ルすることは、４００ミクロンのトランジスタの均等物
を高ヘブルすることを包含する。インバータチェーンＭ
２Ｏ０乃至Ｍ２Ｏ７によりリセット能力が設けられてい
るので、ワードライン上に単に１２ミクロンの付加的な
負荷が存在している。重要なことであるが、従来のダイ
ナミック回路（パーセンテージ技術を使用）と比較して
、状態を変化させたノードのみがリセットされる。

従って、プルアップされておらず従ってリセットするこ
とを必要としない２５５本のワードラインはリセットさ
れず、一方状態を変化させた単一のワードラインのみが
リセットされる。

同様の回路において、第７図のトランジスタＭ１６５乃
至Ｍ１７２は、４インバータ遅延チエーンを形成し、そ
れは入力として、ノード１５０の正の変位を受付け、且
つ応答して４個の遅延の後、トランジスタＭ１７３をタ
ーンオンさせ新たなメモリサイクルの準備においてノー
ド１５０を再度不活性状！！（接地）ヘブルする。この
リセット能力は、ノード１５０に単に小さな付加的な負
荷を負担させるに過ぎない。（各インバータにおけるト
ランジスタは、先行するインバータにおけるものの寸法
の２倍である）。

上述したものと同一のリセット技術が第６図に示したデ
コーダ回路に適用される。例えば、４個のインバータ１
４３のチェーン及び付加的なＰＭＯＳトランジスタを使
用してノード１２７を不活性（高）ヘリセットする。同
様な一連のインバータ１４２がノード１２８を不活性（
高）ヘリセットし、一方インバータ１４４がそれらが接
続されているノードをリセットする。該回路を介しての
事実上全てのノードがリセットのために同一のアルゴリ
ズムを有しており、ノードが不活性（正又は負）へ駆動
されると、それはある固定した数の遅延の後にそれ自身
をリセットする（正又は負）。

一つのノードの活性パルスはその前のノードのリセット
パルスとすることが可能である。

第８図は第１図、第４図、第６図、第７図の回路に関連
して使用するメモリセル及びセンスアンプの概略図であ
る。該センスアンプは、一対のビットライン２０３及び
２０４からの差動信号を検知する。この差動信号は、こ
れらのビットラインの間に結合されているメモリセルを
アドレスすることによって誘起される。該メモリセルは
、スタティック又はダイナミックなメモリセルとするこ
とが可能である。公知のスタティックメモリセルは、ト
ランジスタＭ２Ｏ３及びＭ２Ｏ４を介してワードライン
へ接続されている交差結合型トランジスタＭ２Ｏ１及び
Ｍ２Ｏ２を有している。フードラインがターンオンされ
ると（第６図及び第７図に関連して上述したデコーダか
らの正パルス）、トランジスタＭ２Ｏ３及びＭ２Ｏ４が
導通する。

該セル内に格納される１ビツトのデータが、ノード２０
１又は２０２の何れかをＯＶとさせ、一方その他方のも
のは正の基準電位へ結合されている負荷抵抗によって高
に保持される。

該セルの読取り動作は以下の如くである。ノード２０１
がＯＶであったと仮定する。（トランジスタＭ２Ｏ２が
オフでありトランジスタＭ２Ｏ１がオンである。）トラ
ンジスタＭ２Ｏ３及びＭ２０４がターンオンされると、
ノード２０３はＯｖへ向けて放電を開始し、一方ノード
２０２はノード２０４と同一の高電位にあるので、ノー
ド２０４は放電することはない。ＰＭＯ８装置Ｍ２Ｏ３
及びＭ２Ｏ６がターンオンされるので（ゲートは接地接
続されている）、それらはノード２０３上の電圧をノー
ド２０５へ導通させノード２０４上の電圧をノード２０
６へ導通させる。

トランジスタＭ２Ｏ３及びＭ２Ｏ６は、センスアンプか
ら高容量ビットライン（ノード２０３及び２０４）を分
離する。ＮＭＯＳトランジスタＭ２Ｏ７及びＭ２Ｏ３は
ＰＭＯＳトランジスタＭ２１４及びＭ２１５と同様に交
差結合されている。

この回路は（上述した入力バッファと同一の態様で動作
する。換言すると、第１図からの入力クロック信号ＣＬ
Ｋが高へ移行すると（それよりも後の信号がアドレス入
力バッファ用に使用され且つ約２個の遅延の後選択され
たワードラインが活性（高）へ移行する）、ノード２０
９は接地へプルされる。ノード２０５はノード２０６よ
りも低い電圧にあるので、ノード２０９がプルダウンさ
れると、トランジスタＭ２Ｏ７はトランジスタＭ２Ｏ３
よりも多少多く導通状態となり、その際にノード２０６
よりもノード２０５を一層高速にプルダウンする。ノー
ド２０５が更に降下すると、ＰＭＯＳトランジスタＭ２
１５がターンオンされ、ノード２０６を正の供給電圧ヘ
ブルバツクさせる。

その結果、第９図に明確に示した如く、ノード２０６が
正ヘブルされると、ノード２０５は接地ヘブルされる。

入力バッファに関連して説明したのと同一の態様で、第
９図に示した如く、ノード２０９はノード２１０よりも
一層高速に降下する。ノード２１０は、ノード２０５よ
りも実質的に１個のスレッシュホールド電圧を越えて低
下することはなく、従ってトランジスタＭ２１０は基本
的にオフのままである。その結果、ノード２０８はこの
サイクルにおいて高のままである。しかし、正の供給電
圧へ復帰するノード２０６は、ノード２１０が接地へ移
行する場合にトランジスタＭ２１３のスレッシ二ホール
ドを越え、従ってノード２０７は接地（活性）へ駆動さ
れる。

ノード２０７からのパルスは、第８図の下部部分に示し
た出力によって使用される。ノード２０７上の負へ向か
うパルスは、トランジスタＭ２２０をターンオンさせ、
該出力を高基準電位へプルさせ、小型のインバータＭ２
２７に打ち勝つ。２ＭＯ５）ランジスタＭ２２３もター
ンオンされ、ノード２２３を正へ駆動し且つＮＭＯＳト
ランジスタＭ２２４をターンオンして、相補型出力を低
へプルし、小型のインバータＭ２２６に打ち勝つ。

その代わり、ノード２０８によってパルスが供給される
場合には、２ＭＯ５）ランジスタＭ２２１がターンオン
されてノード２２１を高へプルし、ＮＭＯＳトランジス
タＭ２２２をターンオンして出力ラインを低ヘプルする
。この場合、トランジスタＭ２２５が相補型出力を高ヘ
ブルする。従って、出力ラインは、ノード２０７上の負
（活性）パルスの結果として高ヘブルされ且つノード２
０８上の負（活性）パルスの結果として低ヘブルされ、
その際にビットライン２０３及び２０４へ結合されてい
るメモリセルの内容を反映する。クロック入力の新たな
遷移によって発生されるパルスが存在しない場合、イン
バータＭ２２６及びＭ２２７は、無期限に最後の読取り
データを出力ライン及び相補型出カライン上に保持する
。これらのインバータにおいて比較的小型のトランジス
タが使用されており、従ってそれらは出力ライン上の反
対の信号によって容易に打ち負かされうる。

ノード２０７又はノード２０８の何れかの上における負
のパルスは、ＰＭＯ８Ｉ−ランジスタＭ２１１又はＭ２
１２によってＶｃｃ（不活性）へリセッ・トされる。イ
ンバータ間２３０乃至Ｍ２３３はノード２２３からノー
ド２２３へ帰還すべく結合され、各パルスの後にそれを
低（不活性）ヘリセットさせる。上述した態様において
、ノード２２３上の正のパルスは、４個のインバータ遅
延の後に、トランジスタＭ２２８上に正のパルスをタン
オンさせ、ノード２２３をその元の不活性状態ヘブルさ
せる。同様に、ノード２０８上の負のバルスは、ノード
２２１上に正のパルスを発生させ、それは、トランジス
タＭ２２９のゲート上の正のパルスによって４ｆＩｌの
遅延の後終了される。ノード２２３の１個の遅延の前に
ノード２２４上が低ヘリセットされ、ノード２０７又は
ノード２０８がトランジスタＭ２１１又はＭ２１２によ
ってそれぞれ高ヘリセットされる。

従って、入力バッファによってパルスが受取られる毎に
、それは入力バッファ及びデコーダを介して進行し、選
択したワードラインをターンオンさせ、センスアンプを
活性化させ、且つ真及び補元出力ライン上に格納されて
いる情報をアップデートさせる。その経路に沿ってほと
んどの論理段において、活性パルスがそれ自身のリセッ
トパルスを４個（任意の偶数）遅延の後に発生させる。

リセットパルスが終了した後に（それが開始してから４
個の遅延の後）、論理ノードは新たな活性パルスを受取
る準備がなされる。従って、リセットパルスに従属する
活性パルスの後、任意のノードは新たな活性パルスを受
取る準備がなされる。

従って、入力から出ノｊへかけて全部で２０個の論理遅
れがある場合、最初のサイクルがその入力から出力へ約
半分来た時に二番目のメモリサイクルが開始することが
可能である。従って、本回路は、そのアクセス時間の約
２倍の高速なサイクル時間を有することが可能である。

第９図は、第８図における動作を説明した上の例に対す
る信号のタイミングを示したタイミング線図である。ワ
ードラインは、約２．３ナノ秒において高への移行を開
始する。ノード２０９はノード２１０よりも多少迅速に
放電し、任意の与えられた時刻において約１ｖ低い状態
にある。ノード２０４に関しノード２０３の一層低い電
位は、トランジスタＭ２Ｏ７によってノード２０５を接
地ヘブルさせ、一方ノード２０６は、初期的に降下した
後、ＰＭＯ３Ｉ−ランジスタＭ２１５及びノード２０５
の低電位によって再び高ヘプルされる。

その結果書られるライン２０７上の低パルスカ示されて
おり、一方ライン２０８はほぼ継続的に５Ｖに維持され
る。

本発明の好適実施例を特定の一連のＲＡＭ回路の動作に
関して説明したが、本発明はそれに限定されるべきもの
ではなく、ＣＭＯ５回路の多くの異なったタイプのもの
において使用可能であることを理解すべきである。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図はクロックパルス発生器回路の概略図、第２図は
第１図の回路の上部部分に対するタイミング線図、第３
図は第１図の回路の下部部分に対するタイミング線図、
第４図は入力バッファの概略図、第５図は該入力バッフ
ァ回路に対するタイミング線図、第６図は１対１６デコ
ーダの概略図、第７図はワードラインデコーダ及びリセ
ット回路の概略図、第８図はセンスアンプの概略図、第
９図は該センスアンプに対するタイミング線図、である
。 （符号の説明） Ｃ：容量 Ｍ：トランジスタ

Claims (1)

1. 【特許請求の範囲】 １、複数個のカスケード段が設けられており、各段は第
   一論理状態又は第二論理状態の一方とさせることが可能
   であり、少なくとも１個の選択した段の前記第一輪理状
   態が前記選択した段の直前の少なくとも１個の段によっ
   て制御され、一方前記第二論理状態は前記選択した段に
   続く少なくとも１個の段によって制御されることを特徴
   とする回路。 ２、特許請求の範囲第１項において、更に第一及び第二
   電位源が設けられており、且つ各段が、入力ノード、出
   力ノード、前記入力ノードと前記出力ノードと前記第一
   及び第二電位源の一方へ接続されており前記入力ノード
   上の第一のタイプの信号に応答して前記出力ノードを前
   記第一及び第二電位源の一方へ接続させる第一スイッチ
   ング手段、前記出力ノードと前記第一及び第二電位源の
   他方と前記次の段へ接続されており前記入力ノード上の
   前記先の第一のタイプの信号に遅延応答して前記出力ノ
   ードを前記第一及び第二電位源の他方へ接続させる第二
   スイッチング手段、を有することを特徴とする回路。 ３、特許請求の範囲第２項において、前記第一電位源が
   前記第二電位源よりも一層高く、且つ前記第一スイッチ
   ング手段及び前記第二スイッチング手段がそれぞれ第一
   及び第二トランジスタを有していることを特徴とする回
   路。 ４、特許請求の範囲第３項において、前記第一トランジ
   スタは前記入力ノードへ接続されているゲートと前記第
   二電位源へ接続されているソースと前記出力ノードへ接
   続されているドレインとを有しており、且つ前記第二ト
   ランジスタは前記次の段の出力ノードへ接続されている
   ゲートと前記出力ノードへ接続されているドレインと前
   記第一電位源へ接続されているソースとを有しているこ
   とを特徴とする回路。 ５、特許請求の範囲第４項において、前記第一トランジ
   スタがＮＭＯＳトランジスタであり、且つ前記第二トラ
   ンジスタがＰＭＯＳトランジスタであることを特徴とす
   る回路。 ６、特許請求の範囲第３項において、前記第一トランジ
   スタが前記入力ノードへ接続されているゲートと前記第
   一電位源へ接続されているソースと前記出力ノードへ接
   続されているドレインとを有しており、且つ前記第二ト
   ランジスタが前記次の段の出力ノードへ接続されている
   ゲートと前記出力ノードへ接続されているドレインと前
   記第二電位源へ接続されているソースとを有しているこ
   とを特徴とする回路。 ７、特許請求の範囲第６項において、前記第一トランジ
   スタがＰＭＯＳトランジスタであり、且つ前記第二トラ
   ンジスタがＮＭＯＳトランジスタであることを特徴とす
   る回路。 ８、特許請求の範囲第２項において、各段が、更に、前
   記出力ノードと前記第一及び第二電位源の他方と前記入
   力ノードとに接続されており前記入力ノード上の第二の
   タイプの信号に応答して前記出力ノードを前記第一及び
   第二電位源の他方へ接続する第三スイッチング手段を有
   することを特徴とする回路。 ９、特許請求の範囲第８項において、前記第三スイッチ
   ング手段が、前記第一及び第二電位源の他方へ接続され
   ているソースと前記出力ノードへ接続されているドレイ
   ンと前記入力ノードへ接続されているゲートとを具備す
   る第三トランジスタを有していることを特徴とする回路
   。 １０、特許請求の範囲第９項において、前記第三スイッ
   チング手段及び前記第一スイッチング手段が相補型トラ
   ンジスタであることを特徴とする回路。 １１、特許請求の範囲第１０項において、前記第一、第
   二及び第三スイッチング手段の各々が電界効果型トラン
   ジスタを有していることを特徴とする回路。 １２、特許請求の範囲第２項において、前記選択した段
   の前記入力ノードが前記選択した段の直前の段の出力ノ
   ードへ接続されていることを特徴とする回路。 １３、特許請求の範囲第１項において、前記選択した段
   に続く前記少なくとも１個の段が前記選択した段の後の
   偶数番目の段であることを特徴とする回路。 １４、特許請求の範囲第１３項において、前記偶数が４
   であることを特徴とする回路。 １５、特許請求の範囲第２項において、前記第一スイッ
   チング手段が第一チャンネル型の電界効果トランジスタ
   を有しており、且つ前記第二スイッチング手段が前記第
   一チャンネル型と相補型の電界効果トランジスタを有し
   ていることを特徴とする回路。 １６、特許請求の範囲第１５項において、各段が、更に
   、前記出力ノードと前記第一及び第二電位源の他方と前
   記入力ノードとに接続されており前記入力ノード上の第
   二のタイプの信号に応答して前記出力ノードを前記第一
   及び第二電位源の他方へ接続させる第三スイッチング手
   段を有していることを特徴とする回路。 １７、特許請求の範囲第１６項において、前記選択した
   段の前記第一スイッチング手段のチャンネル型はその直
   前の段の第一スイッチング手段のチャンネル型と反対で
   あることを特徴とする回路。 １８、ノード、前記ノードへ結合されており最初の時間
   に前記ノードを二つの論理状態の一方とさせる論理手段
   、前記ノードへ結合されており且つ前記ノードの論理状
   態に応答して前記最初の時間における前記ノードの論理
   状態に応答して前記最初の時間の後の二番目の時間にお
   いて前記ノードの論理状態を変化させるリセット手段、
   を有することを特徴とする回路。 １９、特許請求の範囲第１８項において、前記リセット
   手段が、最初のものが前記ノードへ供給される信号を受
   取るべく接続されている複数個の直列接続されたインバ
   ータ、前記ノードと前記ノードに対する所望のリセット
   レベルを表わす信号源との間に接続されており前記イン
   バータの後の一つによって制御されるリセット回路を有
   することを特徴とする回路。 ２０、特許請求の範囲第１９項において、前記リセット
   回路が、前記後のインバータへ接続したゲートと前記信
   号源へ接続したソースと前記ノードへ接続したドレイン
   とを有する電界効果トランジスタを有することを特徴と
   する回路。 ２１、特許請求の範囲第２０項において、各インバータ
   が、入力ノード、出力ノード、上部電位、下部電位、前
   記入力ノードへ接続したゲートと前記上部電位へ接続し
   たソースと前記出力ノードへ接続したドレインとを具備
   するＰＭＯＳトランジスタ、前記入力ノードへ接続した
   ゲートと前記下部電位へ接続したソースと前記出力ノー
   ドへ接続したドレインとを具備するＮＭＯＳトランジス
   タ、を有することを特徴とする回路。 ２２、特許請求の範囲第１９項において、前記複数個が
   奇数個の整数であることを特徴とする回路。 ２３、特許請求の範囲第２２項において、前記複数個が
   ４であることを特徴とする回路。 ２４、高基準電位、低基準電位、複数個の直列接続した
   段を有しており、奇数番目の段が、第一入力ノード、第
   一出力ノード、前記第一出力ノードと前記高基準電位と
   の間に接続されており前記第一入力ノードの制御下にお
   いて前記第一出力ノードを前記高基準電位へ接続する第
   一スイッチ、前記第一出力ノードと前記低基準電位との
   間に接続されておりその段の次の段の出力ノードの制御
   下において前記第一出力ノードを前記低基準電位へ接続
   させる第二スイッチ、を具備しており、一方偶数番目の
   段が、第二入力ノード、第二出力ノード、前記第二出力
   ノードと前記低基準電位との間に接続されており前記第
   二入力ノードの制御下において前記第二出力ノードを前
   記低基準電位へ接続させる第一スイッチ、前記第二出力
   ノードと前記高基準電位との間に接続されておりその段
   の次の段の出力ノードの制御下において前記出力ノード
   を前記高基準電位へ接続する第二スイッチ、を具備して
   おり、各奇数番目の段の前記第一出力ノードが次の系列
   の偶数番目の段の前記第二入力ノードへ接続されており
   、且つ各偶数番目の段の前記第二出力ノードが次の系列
   の奇数番目の段の前記第一入力ノードへ接続されている
   ことを特徴とする回路。 ２５、特許請求の範囲第２４項において、前記偶数番目
   の段の第一スイッチが、少なくとも１個のＰＭＯＳトラ
   ンジスタを有しており、且つ前記偶数番目の段の第一ス
   イッチが少なくとも１個のＮＭＯＳトランジスタを有し
   ていることを特徴とする回路。 ２６、特許請求の範囲第２５項において、前記奇数番目
   の段の第二スイッチが少なくとも１個のＮＭＯＳトラン
   ジスタを有しており、且つ前記偶数番目の段の第二スイ
   ッチが少なくとも１個のＰＭＯＳトランジスタを有して
   いることを特徴とする回路。 ２７、第一及び第二論理状態の一つとさせることが可能
   な選択した論理段、前記第一論理段を制御するために前
   記選択した論理段へ結合されている少なくとも１個の先
   行する論理段、前記第二論理状態を制御するために前記
   選択した論理段へ結合されている少なくとも１個の後続
   の論理段、を有することを特徴とする回路。 ２８、電界効果トランジスタ回路の動作速度を改善する
   方法において、入力ノードにパルスを供給し、前記パル
   ス信号を前記入力ノードに結合されている第一トランジ
   スタへ供給してその際に前記第一トランジスタをして前
   記第一トランジスタへ結合されている出力ノードの状態
   を変化させ、前記出力ノードの状態における変化を使用
   してリセット回路によってリセット信号を発生させ、前
   記リセット信号を前記出力ノードへ結合されている第二
   トランジスタへ供給して別のパルスが到着する前に前記
   出力ノードによって状態を変化させることを特徴とする
   方法。 ２９、特許請求の範囲第２７項において、前記変化を使
   用するステップが、前記パルスを遅延手段を介して前記
   リセット回路へ伝搬させることを特徴とする方法。