JPS59208941A - Ｍｏｓ集積回路装置 - Google Patents
Ｍｏｓ集積回路装置Info
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- JPS59208941A JPS59208941A JP58082610A JP8261083A JPS59208941A JP S59208941 A JPS59208941 A JP S59208941A JP 58082610 A JP58082610 A JP 58082610A JP 8261083 A JP8261083 A JP 8261083A JP S59208941 A JPS59208941 A JP S59208941A
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- Japan
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- turned
- cmos inverter
- output signal
- integrated circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成された集積回路装置に関するもので
、例えば、いわゆるＥ／Ｄ型論理回路と、ＣＭＯ３（相
補型ＭＯ３）論理回路とを混在させた半導体集積回路装
置に有効な技術に関するものである。
ランジスタ）で構成された集積回路装置に関するもので
、例えば、いわゆるＥ／Ｄ型論理回路と、ＣＭＯ３（相
補型ＭＯ３）論理回路とを混在させた半導体集積回路装
置に有効な技術に関するものである。
（ｆ禁技術〕
０Ｍ０３回路は、信号が変化するときしかＮ流を消費し
ないので、極めて低消費電力であるという特長を持って
いる反面、同じ半導体基板上にｎチャンネルＭＯ３ＦＥ
ＴとｐチャンネルＭＯ３ＦＥＴとを形成するため、高集
積化が図れないという欠点をもっている。そこで、高集
積度の点で優れているレシオ型論理回路と０Ｍ０３回路
とを混在させることによって、それぞれの長所を生がし
た半導体集積回路装置を得ることが考えられる。
ないので、極めて低消費電力であるという特長を持って
いる反面、同じ半導体基板上にｎチャンネルＭＯ３ＦＥ
ＴとｐチャンネルＭＯ３ＦＥＴとを形成するため、高集
積化が図れないという欠点をもっている。そこで、高集
積度の点で優れているレシオ型論理回路と０Ｍ０３回路
とを混在させることによって、それぞれの長所を生がし
た半導体集積回路装置を得ることが考えられる。
この場合、次のような問題の生じることが本願発明者の
研究によって明らかとされた。
研究によって明らかとされた。
すなわち、第１図に示すように、ディプレッション型負
荷ＭＯＳ Ｆ ＥＴＱ １ トエンハンスメント型駆動
ＭＯ３ＦＥＴＱ２とで構成されたレシオ型論理回路の出
力信号ＶｏをｐチャンネルＭＯ３ＦＥＴＱ３とｎチャン
ネルＭＯ３ＦＥＴＧ１．４とで構成されたＣＭＯＳイン
バータ回路に入力するような回路接続部において、ＣＭ
ＯＳインバータ回路での貫通電流ＩＤが大きくなるとい
う問題が生じる。この理由は、上記レシオ型論理回路で
は、そのロウレベルを形成するため、１ｍ？ＭＯ３ＦＥ
ＴＱ２のコンダクタンス特性と負荷ＭＯ３ＦＥＴＱ１の
コンダクタンス特性との比（レシオ）を大き（するもの
である。したがって、その出力信号■０をロウレベルか
らハイレベルに変化させるとき、比較的小さなコンダク
タンス特性の負５ Ｍ ＯＳ ＦＢ ’ｒ Ｑ １によ
り形成された比較的小さい電流によって、ＣＭＯＳイン
バータ回路の入力容量をチャージアップするものである
ので、第２図に示すようにその立ち上がりが遅くなって
しまう。このため、ＣＭＯＳインバータ回路においては
、ｐチャンネルＭＯ３ＦＥＴＱ３とｎチャンネルＭＯ３
ＦＥＴＱ４が共にオン状態となって比較的大きな貫通電
流ＩＤが流れ続ける時間Ｔが長くなり、ＣＭＯＳインバ
ータの消費電力を大きくしてしまうという問題が生じる
。また、この貫通電流により、０Ｍ０３回路の寄生サイ
リスタによるラッチアップが生じる危険性が大きくなる
。
荷ＭＯＳ Ｆ ＥＴＱ １ トエンハンスメント型駆動
ＭＯ３ＦＥＴＱ２とで構成されたレシオ型論理回路の出
力信号ＶｏをｐチャンネルＭＯ３ＦＥＴＱ３とｎチャン
ネルＭＯ３ＦＥＴＧ１．４とで構成されたＣＭＯＳイン
バータ回路に入力するような回路接続部において、ＣＭ
ＯＳインバータ回路での貫通電流ＩＤが大きくなるとい
う問題が生じる。この理由は、上記レシオ型論理回路で
は、そのロウレベルを形成するため、１ｍ？ＭＯ３ＦＥ
ＴＱ２のコンダクタンス特性と負荷ＭＯ３ＦＥＴＱ１の
コンダクタンス特性との比（レシオ）を大き（するもの
である。したがって、その出力信号■０をロウレベルか
らハイレベルに変化させるとき、比較的小さなコンダク
タンス特性の負５ Ｍ ＯＳ ＦＢ ’ｒ Ｑ １によ
り形成された比較的小さい電流によって、ＣＭＯＳイン
バータ回路の入力容量をチャージアップするものである
ので、第２図に示すようにその立ち上がりが遅くなって
しまう。このため、ＣＭＯＳインバータ回路においては
、ｐチャンネルＭＯ３ＦＥＴＱ３とｎチャンネルＭＯ３
ＦＥＴＱ４が共にオン状態となって比較的大きな貫通電
流ＩＤが流れ続ける時間Ｔが長くなり、ＣＭＯＳインバ
ータの消費電力を大きくしてしまうという問題が生じる
。また、この貫通電流により、０Ｍ０３回路の寄生サイ
リスタによるラッチアップが生じる危険性が大きくなる
。
この発明の目的は、レシオ型論理回路と０Ｍ０３回路と
を含む半導体集積回路装置において、両者の接続部での
低消費電力化を図った半導体集積回路装置を提供するこ
とにある。
を含む半導体集積回路装置において、両者の接続部での
低消費電力化を図った半導体集積回路装置を提供するこ
とにある。
この発明の他の目的は、０Ｍ０３回路でのラッチアップ
の発生を防止した半導体集積回路装置を提供することに
ある。
の発生を防止した半導体集積回路装置を提供することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＣＭＯＳインバータ回路の入力信号を形成す
るレシオ型論理回路の出力端子と電源電圧との間に、上
記ＣＭＯＳインバータ回路の出力信号を受けて正帰還動
作を行うＭＯＳＦＥＴを設けることによって、ＣＭＯＳ
インバータ回路の人力信号の電源電圧し・ベルへの立ち
上がりを高速に行うようにして、その低消費電力等を達
成するものである。
るレシオ型論理回路の出力端子と電源電圧との間に、上
記ＣＭＯＳインバータ回路の出力信号を受けて正帰還動
作を行うＭＯＳＦＥＴを設けることによって、ＣＭＯＳ
インバータ回路の人力信号の電源電圧し・ベルへの立ち
上がりを高速に行うようにして、その低消費電力等を達
成するものである。
第３図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の半導体集積回路の製造
技術によって、１個のシリコンのような半導体基板上に
おいて形成される。
る。同図の各回路素子は、公知の半導体集積回路の製造
技術によって、１個のシリコンのような半導体基板上に
おいて形成される。
この実施例の半導体集積回路装置は、レシオ型論理回路
とＣＭＯ３論理回路とを混在させることによｚり、両者
の長所を生かした比較的高集積度であって、比較的低消
′ｐ１．電力のディジタル集積回路を構成するものであ
り、同図には、その接続部の一実施例が示されている。
とＣＭＯ３論理回路とを混在させることによｚり、両者
の長所を生かした比較的高集積度であって、比較的低消
′ｐ１．電力のディジタル集積回路を構成するものであ
り、同図には、その接続部の一実施例が示されている。
この実施例では、特に制限されないが、レシオ型論理回
路として、ディプレッション型負荷Ｍ０ＳＦＥＴＱＩと
エンハンスメント型駆動ＭＯ３ＦＥＴＱ２のような、い
わゆるＥ／Ｄ型論理回路が用いられる。特に制限されな
いが、これらのＭＯ３ＦＥＴＱ１．Ｑ２は、ｎチャンネ
ル間Ｏ８ＦＥＴにより構成される。このインバータＩＶ
Ｉの出力信号Ｖｏは、ｐチャンネルＭＯ３ＦＥＴＱ３と
ｎチャンネルＭＯ３ＦＥＴＱ４とで構成された出力イン
バータＩＶ２に入力される。そして、ＣＭＯＳインバー
タＩＶ２での貫通電流ＩＤを小さくするため、言い換え
れば、その人力信号の立ち上がり速度を速くするため、
上記レシオ型インバータＩＶＩを構成する負荷ＭＯ３Ｆ
ＥＴＱＩに並列形態にｐチャンネルＭＯ３ＦＥＴＱ５が
設けられ、そのゲートに上記ＣＭＯＳインバータＩＶ２
の出力信号ＯＵＴが印加される。
路として、ディプレッション型負荷Ｍ０ＳＦＥＴＱＩと
エンハンスメント型駆動ＭＯ３ＦＥＴＱ２のような、い
わゆるＥ／Ｄ型論理回路が用いられる。特に制限されな
いが、これらのＭＯ３ＦＥＴＱ１．Ｑ２は、ｎチャンネ
ル間Ｏ８ＦＥＴにより構成される。このインバータＩＶ
Ｉの出力信号Ｖｏは、ｐチャンネルＭＯ３ＦＥＴＱ３と
ｎチャンネルＭＯ３ＦＥＴＱ４とで構成された出力イン
バータＩＶ２に入力される。そして、ＣＭＯＳインバー
タＩＶ２での貫通電流ＩＤを小さくするため、言い換え
れば、その人力信号の立ち上がり速度を速くするため、
上記レシオ型インバータＩＶＩを構成する負荷ＭＯ３Ｆ
ＥＴＱＩに並列形態にｐチャンネルＭＯ３ＦＥＴＱ５が
設けられ、そのゲートに上記ＣＭＯＳインバータＩＶ２
の出力信号ＯＵＴが印加される。
次に、この実施例回路の動作を第４図の動作波形図に従
って説明する。
って説明する。
今、上記レシオ型インバータＩＶＩの人力信号ＩＮがハ
イレベルのとき、駆動ＭＯ３ＦＥ’ＴＱ２がオン状態と
なって、負荷ＭＯＳ Ｆ ＥＴＱ １とのコンダクタン
ス比に従ったロウレベルの出力信号を形成している。こ
のロウレベルの出力信号を受けるＣＭＯＳインバータＩ
Ｖ２は、ｐチャンネルＭＯ３ＦＥＴＱ３がオン状態とっ
なっているので、その出力ＯＵＴはハイレベルとなって
いる。したがって、」二記ｐチャンネルＭＯ３ＦＥＴＱ
５は、オフ状態となっている。
イレベルのとき、駆動ＭＯ３ＦＥ’ＴＱ２がオン状態と
なって、負荷ＭＯＳ Ｆ ＥＴＱ １とのコンダクタン
ス比に従ったロウレベルの出力信号を形成している。こ
のロウレベルの出力信号を受けるＣＭＯＳインバータＩ
Ｖ２は、ｐチャンネルＭＯ３ＦＥＴＱ３がオン状態とっ
なっているので、その出力ＯＵＴはハイレベルとなって
いる。したがって、」二記ｐチャンネルＭＯ３ＦＥＴＱ
５は、オフ状態となっている。
次に、上記入力信号ＩＮがロウレベルに変化すると、駆
動ＭＯ３ＦＥＴ０．２がオフ状態となって、ＣＭＯＳイ
ンバータ■ｖ２の入力容量を負荷ＭＯ３ＦＥＴＱＩから
の動作電流によってチャージアップする。このように形
成された出力信号Ｖｏの立ち上がりにより、ｐチャンネ
ルＭＯ３ＦＥＴＱ３の動作電圧が小さく、一方ｎチャン
ネルＭＯ３ＦＥＴＱ４の動作電圧が大きくなる。したが
って、その出力には、両者のコンダクタンス比に従って
ロウレベルに変化しようとする出力信号ＯＵＴが得られ
る。この出力信号ＯＵＴが上記ｐチャンネルＭＯ３ＦＥ
ＴＱ５のしきい値電圧以上となると、このＭＯ３ＦＥＴ
Ｑ５がオン状態となって、上記入力容量へのチャージア
ップ電流を流すという正帰還ループを形成する。したが
って、上記正帰還増幅動作による入力容量へのチャージ
アンプ電流と上記負荷ＭＯ３ＦＥＴＱＩとの電流によっ
て、ＣＭＯＳインバータＩＶ２の入力信号（インバータ
ＩＶＩの出力信号Ｖｏ）の立ち上がりを急峻にするもの
である。
動ＭＯ３ＦＥＴ０．２がオフ状態となって、ＣＭＯＳイ
ンバータ■ｖ２の入力容量を負荷ＭＯ３ＦＥＴＱＩから
の動作電流によってチャージアップする。このように形
成された出力信号Ｖｏの立ち上がりにより、ｐチャンネ
ルＭＯ３ＦＥＴＱ３の動作電圧が小さく、一方ｎチャン
ネルＭＯ３ＦＥＴＱ４の動作電圧が大きくなる。したが
って、その出力には、両者のコンダクタンス比に従って
ロウレベルに変化しようとする出力信号ＯＵＴが得られ
る。この出力信号ＯＵＴが上記ｐチャンネルＭＯ３ＦＥ
ＴＱ５のしきい値電圧以上となると、このＭＯ３ＦＥＴ
Ｑ５がオン状態となって、上記入力容量へのチャージア
ップ電流を流すという正帰還ループを形成する。したが
って、上記正帰還増幅動作による入力容量へのチャージ
アンプ電流と上記負荷ＭＯ３ＦＥＴＱＩとの電流によっ
て、ＣＭＯＳインバータＩＶ２の入力信号（インバータ
ＩＶＩの出力信号Ｖｏ）の立ち上がりを急峻にするもの
である。
これによって、ＣＭＯＳインバータＩＶ２の両ＭＯ３Ｆ
ＥＴＱ３．Ｑ４が共にオン状態となる時間Ｔ゛が大幅に
短くできるので、その間に流つづける貫通電流ＩＤも大
幅に小さくなる。
ＥＴＱ３．Ｑ４が共にオン状態となる時間Ｔ゛が大幅に
短くできるので、その間に流つづける貫通電流ＩＤも大
幅に小さくなる。
（１）正帰還動作を行うＭＯＳＦＥＴを追加することに
よって、レシオ型論理回路で形成された信号を受けるＣ
ＭＯＳインバータでの貫通電流を大幅に小さくできるか
ら、その低消費電力化を達成することができるという効
果が得られる （２）上記（１）により、ＣＭＯＳインバータにおける
ウェル領域に流れる電流も小さくできるから、ウェル領
域に発生するノイズレベルも小さくできるため、寄生サ
イリスタによるラッチアップの発生を防止できるという
効果が得られる。
よって、レシオ型論理回路で形成された信号を受けるＣ
ＭＯＳインバータでの貫通電流を大幅に小さくできるか
ら、その低消費電力化を達成することができるという効
果が得られる （２）上記（１）により、ＣＭＯＳインバータにおける
ウェル領域に流れる電流も小さくできるから、ウェル領
域に発生するノイズレベルも小さくできるため、寄生サ
イリスタによるラッチアップの発生を防止できるという
効果が得られる。
（３）上記（１）及び（２）により、レシオ型論理回路
において、負荷ＭＯ３ＦＥＴに流れる電流を小さくでき
るからそのセルサイズが比較的小さくできることに伴っ
て駆動ＭＯ５ＦＥＴのセルサイズも小さくできるから、
レシオ型論理回路での高築積度と低消費電力化を達成で
きるという効果が得られる。
において、負荷ＭＯ３ＦＥＴに流れる電流を小さくでき
るからそのセルサイズが比較的小さくできることに伴っ
て駆動ＭＯ５ＦＥＴのセルサイズも小さくできるから、
レシオ型論理回路での高築積度と低消費電力化を達成で
きるという効果が得られる。
（４）正帰還動作を行うＭ ＯＳ Ｆ Ｅ Ｔを設ける
ことによって、ＣＭＯＳインバータＩＶ２がシュミット
回路を構成し、これによりノイズに対する動作マージン
の拡大を図ることができるという効果が得られる。
ことによって、ＣＭＯＳインバータＩＶ２がシュミット
回路を構成し、これによりノイズに対する動作マージン
の拡大を図ることができるという効果が得られる。
（５）正帰還動作により、回路の高速動作化も実現する
ことができるとい・う効果が得られる。 −以上本発明
者によってなされた発明を実施例に基づき具体的に説明
したが、この発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、上記レシオ型論理回路は
、負荷ＭＯ３ＦＥＴとしてエンハンスメント型ＭＯ３Ｆ
ＥＴを用いる、いわゆるＥ／Ｅ型論理回路であってもよ
く、又は負荷として抵抗素子を用いるものであってもよ
い。また、レシオ型論理回路は、所定の論理機能をもっ
た論理ゲート回路を構成するものであってよい。さらに
、ＣＭＯＳインバータ■ｖ２は、内部論理信号を形成す
るものの他、半導体集積回路装置の外部出力信号を形成
する出力バッファ回路を構成するものであってもよい。
ことができるとい・う効果が得られる。 −以上本発明
者によってなされた発明を実施例に基づき具体的に説明
したが、この発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、上記レシオ型論理回路は
、負荷ＭＯ３ＦＥＴとしてエンハンスメント型ＭＯ３Ｆ
ＥＴを用いる、いわゆるＥ／Ｅ型論理回路であってもよ
く、又は負荷として抵抗素子を用いるものであってもよ
い。また、レシオ型論理回路は、所定の論理機能をもっ
た論理ゲート回路を構成するものであってよい。さらに
、ＣＭＯＳインバータ■ｖ２は、内部論理信号を形成す
るものの他、半導体集積回路装置の外部出力信号を形成
する出力バッファ回路を構成するものであってもよい。
このように、出力バッファ回路を構成する場合には、そ
の駆動能力を高くするため、ｎチャンネルＩＡ。
の駆動能力を高くするため、ｎチャンネルＩＡ。
５ＦＥＴとｐチャンネルＭＯ３ＦＥＴとのサイズを大き
く形成するため、その入力容量の容量値と上記貫通電流
の電流値も大きくなるので、この発明を適用することに
よる技術的意義が大きなるものである。また、電源電圧
として負の電圧を用いた場合には、上記帰還用ＭＯ３Ｆ
ＥＴＱ５は、ｎチャンネルＭＯＳ Ｆ ＥＴで構成する
ものである。
く形成するため、その入力容量の容量値と上記貫通電流
の電流値も大きくなるので、この発明を適用することに
よる技術的意義が大きなるものである。また、電源電圧
として負の電圧を用いた場合には、上記帰還用ＭＯ３Ｆ
ＥＴＱ５は、ｎチャンネルＭＯＳ Ｆ ＥＴで構成する
ものである。
この発明は、上記のようにレシオ型論理回路とＣＭ Ｏ
Ｓ ｇ！理理路路を混在させて構成された半導体集積回
路装置に広く適用できるものである。
Ｓ ｇ！理理路路を混在させて構成された半導体集積回
路装置に広く適用できるものである。
第１図は、この発明に先立って考えられるレシオ型論理
回路とＣＭＯ３回路との一例を示す回路図、 第２図は、第１図に示された回路の動作を説明するだめ
の動作波形図、 第３図は、この発明の一実施例を示す回路図第４図は、
第３図に示された回路の動作を説明するための動作波形
図である。 ＩＶＩ・・レシオ型インバータ、ＩＶ２・・ＣＭＯＳイ
ンバータ 又−／″
回路とＣＭＯ３回路との一例を示す回路図、 第２図は、第１図に示された回路の動作を説明するだめ
の動作波形図、 第３図は、この発明の一実施例を示す回路図第４図は、
第３図に示された回路の動作を説明するための動作波形
図である。 ＩＶＩ・・レシオ型インバータ、ＩＶ２・・ＣＭＯＳイ
ンバータ 又−／″
Claims (1)
- 【特許請求の範囲】 １、レシオ型論理回路と、この論理回路の出力信号を受
けるＣＭＯＳインバータ回路と、このインバータ回路の
出力信号を受け、上記レシオ型論理回路の出力端子と電
源電圧ＶＤＤとの間に設けられ、正帰還信号を形成する
ＭＯＳＦＥＴとを含むこ七を特徴とするＭＯ３集積回路
装置。 ２、上記電源電圧ＶＤＤは正の電圧であり、上記正帰還
信号を形成するＭＯＳ Ｆ ＥＴはｐチャンネルＭＯ３
ＦＥＴであることを特徴とする特許請求の範囲第１項記
載のＭＯ３集積回路装置。 ３、上記レシオ型論理回路は、エンハンスメント型駆動
Ｍ’０３ＦＥＴと、ディプレッション型負荷ＭＯ３ＦＥ
Ｔとにより構成されるものであることを特徴とする特許
請求の範囲第１又は第２項記載のＭＯ３集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082610A JPS59208941A (ja) | 1983-05-13 | 1983-05-13 | Ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082610A JPS59208941A (ja) | 1983-05-13 | 1983-05-13 | Ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208941A true JPS59208941A (ja) | 1984-11-27 |
Family
ID=13779238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082610A Pending JPS59208941A (ja) | 1983-05-13 | 1983-05-13 | Ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251910A (ja) * | 1988-06-24 | 1990-02-21 | Natl Semiconductor Corp <Ns> | Ｃｍｏｓ回路用速度向上技術 |
| JP2014143910A (ja) * | 2013-01-22 | 2014-08-07 | Power Integrations Inc | 電力変換器コントローラにおける使用のための受信回路および電力変換器 |
-
1983
- 1983-05-13 JP JP58082610A patent/JPS59208941A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251910A (ja) * | 1988-06-24 | 1990-02-21 | Natl Semiconductor Corp <Ns> | Ｃｍｏｓ回路用速度向上技術 |
| JP2014143910A (ja) * | 2013-01-22 | 2014-08-07 | Power Integrations Inc | 電力変換器コントローラにおける使用のための受信回路および電力変換器 |
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