JPH07141872A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07141872A JPH07141872A JP5143353A JP14335393A JPH07141872A JP H07141872 A JPH07141872 A JP H07141872A JP 5143353 A JP5143353 A JP 5143353A JP 14335393 A JP14335393 A JP 14335393A JP H07141872 A JPH07141872 A JP H07141872A
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Abstract
(57)【要約】
【目的】 抵抗成分を減少させ、リードデータ線部での
遅延を減少させることができる半導体記憶装置を得るこ
とを目的とする。 【構成】 センスアンプ３０と、ドレインが電源に接続
されたＰＭＯＳ２０と、ソースが接地されたＮＭＯＳ２
２と、ドレインが電源に接続されたＰＭＯＳ２１と、ソ
ースが接地されたＮＭＯＳ２３と、ＰＭＯＳ２０及びＮ
ＭＯＳ２２の接続点とＰＭＯＳ２１及びＮＭＯＳ２３の
接続点に接続された一対のリードデータ線３６，３８
と、センスアンプイコライズ期間中はＰＭＯＳ２０，２
１をオンにし、センスアンプイコライズ期間終了後ＮＭ
ＯＳ２２，２３をセンスアンプ３０の出力に応じてオン
・オフさせ、ＰＭＯＳ２０，２１をオフにするセンスア
ンプ出力伝搬手段とを備えている。
遅延を減少させることができる半導体記憶装置を得るこ
とを目的とする。 【構成】 センスアンプ３０と、ドレインが電源に接続
されたＰＭＯＳ２０と、ソースが接地されたＮＭＯＳ２
２と、ドレインが電源に接続されたＰＭＯＳ２１と、ソ
ースが接地されたＮＭＯＳ２３と、ＰＭＯＳ２０及びＮ
ＭＯＳ２２の接続点とＰＭＯＳ２１及びＮＭＯＳ２３の
接続点に接続された一対のリードデータ線３６，３８
と、センスアンプイコライズ期間中はＰＭＯＳ２０，２
１をオンにし、センスアンプイコライズ期間終了後ＮＭ
ＯＳ２２，２３をセンスアンプ３０の出力に応じてオン
・オフさせ、ＰＭＯＳ２０，２１をオフにするセンスア
ンプ出力伝搬手段とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は例えばデータを記憶する
半導体記憶装置、特にその読み出し動作におけるセンス
アンプ出力をリードデータ線に高速に伝搬させる回路に
関するものである。
半導体記憶装置、特にその読み出し動作におけるセンス
アンプ出力をリードデータ線に高速に伝搬させる回路に
関するものである。
【０００２】
【従来の技術】図５は例えば従来の半導体記憶装置のリ
ードデータ出力部の構成を示す回路図である。図におい
て、３０はセンスアンプ、３２，３４はセンスアンプの
出力が入力されるインバータ、３６，３８はリードデー
タ線であり、インバータ３２，３４とリードデータ線３
６，３８との間にはそれぞれトランスファーゲート４
０，４２が接続され、リードデータ線３６，３８の終端
はそれぞれインバータ４４，４６を介してラッチ回路４
８に接続されている。５０，５２はＮＡＮＤゲート、５
４はインバータである。
ードデータ出力部の構成を示す回路図である。図におい
て、３０はセンスアンプ、３２，３４はセンスアンプの
出力が入力されるインバータ、３６，３８はリードデー
タ線であり、インバータ３２，３４とリードデータ線３
６，３８との間にはそれぞれトランスファーゲート４
０，４２が接続され、リードデータ線３６，３８の終端
はそれぞれインバータ４４，４６を介してラッチ回路４
８に接続されている。５０，５２はＮＡＮＤゲート、５
４はインバータである。
【０００３】また、Ｄ１，Ｄ１の反転符号（以下Ｄ１Ｂ
と示す）はメモリセルからの相補なリードデータ信号、
ＳＡ，ＳＡの反転符号（以下ＳＡＢと示す）はセンスア
ンプ３０の出力信号、ＤＬ１，ＤＬ１の反転符号（以下
ＤＬ１Ｂと示す）はリードデータ線信号、ＯＵＴ１，Ｏ
ＵＴ１の反転符号（以下ＯＵＴ１Ｂと示す）はラッチ回
路４８の入力信号、ＬＡＴ１，ＬＡＴ１の反転符号（以
下ＬＡＴ１Ｂと示す）はラッチ回路４８の出力信号、Ａ
Ｙ１はＹアドレス信号、ＷＥの反転符号（以下ＷＥＢと
示す）はライトイネーブル信号、ΦＡＴＤはアドレスが
変化したときＨパルスとなる信号、ＲＥ・ＡＹ１，ＲＥ
・ＡＹ１の反転符号（以下ＲＥ・ＡＹ１Ｂと示す）はセ
ンスアンプ駆動信号、Φ１，Φ１の反転符号（以下Φ１
Ｂと示す）はセンスアンプイコライズ信号である。
と示す）はメモリセルからの相補なリードデータ信号、
ＳＡ，ＳＡの反転符号（以下ＳＡＢと示す）はセンスア
ンプ３０の出力信号、ＤＬ１，ＤＬ１の反転符号（以下
ＤＬ１Ｂと示す）はリードデータ線信号、ＯＵＴ１，Ｏ
ＵＴ１の反転符号（以下ＯＵＴ１Ｂと示す）はラッチ回
路４８の入力信号、ＬＡＴ１，ＬＡＴ１の反転符号（以
下ＬＡＴ１Ｂと示す）はラッチ回路４８の出力信号、Ａ
Ｙ１はＹアドレス信号、ＷＥの反転符号（以下ＷＥＢと
示す）はライトイネーブル信号、ΦＡＴＤはアドレスが
変化したときＨパルスとなる信号、ＲＥ・ＡＹ１，ＲＥ
・ＡＹ１の反転符号（以下ＲＥ・ＡＹ１Ｂと示す）はセ
ンスアンプ駆動信号、Φ１，Φ１の反転符号（以下Φ１
Ｂと示す）はセンスアンプイコライズ信号である。
【０００４】５８はセンスアンプ３０、インバータ３
２，３４、４０，４２からなるリードデータ伝搬回路で
あり、リードデータ伝搬回路５８は複数個あり、その出
力はリードデータ線３６，３８に接続され、それぞれの
リードデータ伝搬回路５８に対応したセンスアンプ駆動
信号及びセンスアンプイコライズ信号が入力されてい
る。
２，３４、４０，４２からなるリードデータ伝搬回路で
あり、リードデータ伝搬回路５８は複数個あり、その出
力はリードデータ線３６，３８に接続され、それぞれの
リードデータ伝搬回路５８に対応したセンスアンプ駆動
信号及びセンスアンプイコライズ信号が入力されてい
る。
【０００５】図６は一般的なセンスアンプ３０の構成を
示した回路図、図７はラッチ回路４８の一例を示した回
路図である。図において、６０，６２，６４，６６はＰ
ＭＯＳ、６８，７０，７２，７４はＮＭＯＳであり、Ｐ
ＭＯＳ６０，６２，６４，６６とＮＭＯＳ６８，７０，
７２，７４とでカレントミラーを構成している。７６は
センスアンプ駆動信号ＲＥ・ＡＹ１がゲートに入力され
るＮＭＯＳ、７８はセンスアンプイコライズ信号Φ１Ｂ
がゲートに入力されるＰＭＯＳである。８０，８２はト
ランスファーゲート、８４，８６はインバータである。
示した回路図、図７はラッチ回路４８の一例を示した回
路図である。図において、６０，６２，６４，６６はＰ
ＭＯＳ、６８，７０，７２，７４はＮＭＯＳであり、Ｐ
ＭＯＳ６０，６２，６４，６６とＮＭＯＳ６８，７０，
７２，７４とでカレントミラーを構成している。７６は
センスアンプ駆動信号ＲＥ・ＡＹ１がゲートに入力され
るＮＭＯＳ、７８はセンスアンプイコライズ信号Φ１Ｂ
がゲートに入力されるＰＭＯＳである。８０，８２はト
ランスファーゲート、８４，８６はインバータである。
【０００６】従来の半導体記憶装置は上記のように構成
されており、カレントミラーで構成されたセンスアンプ
３０の出力信号ＳＡ，ＳＡＢはＧＮＤ〜ＶＤＤ間をフル
スイングせず、ドライブ能力も小さいため、インバータ
３２，３４を通し、さらに、センスアンプ３０が選択さ
れていないときに、センスアンプ３０をリードデータ線
３６，３８から切り離すトランスファーゲート４０，４
２を介してリードデータ線３６，３８にリードデータ線
信号ＤＬ１，ＤＬ１Ｂとして伝搬され、ラッチ回路４８
にインバータ４４，４６の出力ＯＵＴ１，ＯＵＴ１Ｂが
入力され、ラッチ回路４８からＬＡＴ１，ＬＡＴ１Ｂが
出力されるようになっている。
されており、カレントミラーで構成されたセンスアンプ
３０の出力信号ＳＡ，ＳＡＢはＧＮＤ〜ＶＤＤ間をフル
スイングせず、ドライブ能力も小さいため、インバータ
３２，３４を通し、さらに、センスアンプ３０が選択さ
れていないときに、センスアンプ３０をリードデータ線
３６，３８から切り離すトランスファーゲート４０，４
２を介してリードデータ線３６，３８にリードデータ線
信号ＤＬ１，ＤＬ１Ｂとして伝搬され、ラッチ回路４８
にインバータ４４，４６の出力ＯＵＴ１，ＯＵＴ１Ｂが
入力され、ラッチ回路４８からＬＡＴ１，ＬＡＴ１Ｂが
出力されるようになっている。
【０００７】また、現在、半導体記憶装置は １．半導体記憶装置の大容量化に伴いリードデータ線が
長くなり配線負荷が大きくなる。 ２．メタル配線の配線巾、配線間隔の縮小に伴う配線負
荷の増加。 ３．半導体記憶装置のサイクルタイムの高速化傾向。 等により、読み出し動作時でのリードデータ線部での遅
延は無視できないものとなっている。最近の高速化傾向
にて、例えば４ＭｂＣＭＯＳ ＳＲＡＭにおいては、リ
ードサイクルが２０nS〜２５nSのものが出ており、リー
ドデータ線部での遅延を１nSでも速くすることが重要と
なっている。
長くなり配線負荷が大きくなる。 ２．メタル配線の配線巾、配線間隔の縮小に伴う配線負
荷の増加。 ３．半導体記憶装置のサイクルタイムの高速化傾向。 等により、読み出し動作時でのリードデータ線部での遅
延は無視できないものとなっている。最近の高速化傾向
にて、例えば４ＭｂＣＭＯＳ ＳＲＡＭにおいては、リ
ードサイクルが２０nS〜２５nSのものが出ており、リー
ドデータ線部での遅延を１nSでも速くすることが重要と
なっている。
【０００８】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置では、トランスファーゲートでのトランジ
スタＯＮ抵抗により、抵抗成分が増加し、リードデータ
線部での遅延が増加するという問題点があった。
導体記憶装置では、トランスファーゲートでのトランジ
スタＯＮ抵抗により、抵抗成分が増加し、リードデータ
線部での遅延が増加するという問題点があった。
【０００９】本発明は、このような問題点を解決するた
めになされたものであり、トランスファーゲートを取り
除き抵抗成分を減少させ、リードデータ線部での遅延を
減少させることができる半導体記憶装置を得ることを目
的とする。
めになされたものであり、トランスファーゲートを取り
除き抵抗成分を減少させ、リードデータ線部での遅延を
減少させることができる半導体記憶装置を得ることを目
的とする。
【００１０】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、イコライズ期間終了後メモリセルからの相
補なリードデータをそれぞれ増幅し出力するセンスアン
プと、ドレインが電源に接続された第１のトランジスタ
と、第１のトランジスタのソースにドレインが接続され
ソースが接地された第２のトランジスタと、ドレインが
電源に接続された第３のトランジスタと、第３のトラン
ジスタのソースにドレインが接続されソースが接地され
た第４のトランジスタと、第１のトランジスタと第２の
トランジスタとの接続点と、第３のトランジスタと第４
のトランジスタとの接続点に接続された一対のリードデ
ータ線と、センスアンプが非駆動のとき第１のトランジ
スタ、第２のトランジスタ、第３のトランジスタ及び第
４のトランジスタをオフにし、センスアンプのイコライ
ズ期間中は第１のトランジスタ及び第３のトランジスタ
をオンにし一対のリードデータ線をＨレベルに固定さ
せ、センスアンプのイコライズ期間終了後、第２のトラ
ンジスタ及び第４のトランジスタをセンスアンプの相補
な出力に応じてそれぞれオン・オフさせ、第１のトラン
ジスタ及び第３のトランジスタをオフにし、一対のリー
ドデータ線にセンスアンプの相補な出力に応じたそれぞ
れの信号を伝搬させる第１のセンスアンプ出力伝搬手段
とを備えるものである。
記憶装置は、イコライズ期間終了後メモリセルからの相
補なリードデータをそれぞれ増幅し出力するセンスアン
プと、ドレインが電源に接続された第１のトランジスタ
と、第１のトランジスタのソースにドレインが接続され
ソースが接地された第２のトランジスタと、ドレインが
電源に接続された第３のトランジスタと、第３のトラン
ジスタのソースにドレインが接続されソースが接地され
た第４のトランジスタと、第１のトランジスタと第２の
トランジスタとの接続点と、第３のトランジスタと第４
のトランジスタとの接続点に接続された一対のリードデ
ータ線と、センスアンプが非駆動のとき第１のトランジ
スタ、第２のトランジスタ、第３のトランジスタ及び第
４のトランジスタをオフにし、センスアンプのイコライ
ズ期間中は第１のトランジスタ及び第３のトランジスタ
をオンにし一対のリードデータ線をＨレベルに固定さ
せ、センスアンプのイコライズ期間終了後、第２のトラ
ンジスタ及び第４のトランジスタをセンスアンプの相補
な出力に応じてそれぞれオン・オフさせ、第１のトラン
ジスタ及び第３のトランジスタをオフにし、一対のリー
ドデータ線にセンスアンプの相補な出力に応じたそれぞ
れの信号を伝搬させる第１のセンスアンプ出力伝搬手段
とを備えるものである。
【００１１】第２の発明に係る半導体記憶装置は、第１
の発明において、第１のセンスアンプ出力伝搬手段に代
えて、センスアンプが非駆動のとき第１のトランジス
タ、第２のトランジスタ、第３のトランジスタ及び第４
のトランジスタをオフにし、センスアンプのイコライズ
期間中は第２のトランジスタ及び第４のトランジスタを
オンにし一対のリードデータ線をＬレベルに固定させ、
センスアンプのイコライズ期間終了後、第１のトランジ
スタ及び第３のトランジスタをセンスアンプの相補な出
力に応じてそれぞれオン・オフさせ、第２のトランジス
タ及び第４のトランジスタをオフにし、一対のリードデ
ータ線にセンスアンプの相補な出力に応じたそれぞれの
信号を伝搬させる第２のセンスアンプ出力伝搬手段を有
するものである。
の発明において、第１のセンスアンプ出力伝搬手段に代
えて、センスアンプが非駆動のとき第１のトランジス
タ、第２のトランジスタ、第３のトランジスタ及び第４
のトランジスタをオフにし、センスアンプのイコライズ
期間中は第２のトランジスタ及び第４のトランジスタを
オンにし一対のリードデータ線をＬレベルに固定させ、
センスアンプのイコライズ期間終了後、第１のトランジ
スタ及び第３のトランジスタをセンスアンプの相補な出
力に応じてそれぞれオン・オフさせ、第２のトランジス
タ及び第４のトランジスタをオフにし、一対のリードデ
ータ線にセンスアンプの相補な出力に応じたそれぞれの
信号を伝搬させる第２のセンスアンプ出力伝搬手段を有
するものである。
【００１２】
【作用】第１の発明においては、センスアンプによりイ
コライズ期間終了後にメモリセルからの相補なリードデ
ータがそれぞれ増幅され出力され、また、ドレインが電
源に接続された第１のトランジスタと第１のトランジス
タのソースにドレインが接続されソースが接地された第
２のトランジスタとの接続点と、ドレインが電源に接続
された第３のトランジスタと第３のトランジスタのソー
スにドレインが接続されソースが接地された第４のトラ
ンジスタとの接続点には一対のリードデータ線が接続さ
れており、第１のセンスアンプ出力伝搬手段によりセン
スアンプが非駆動のときは第１のトランジスタ〜第４の
トランジスタがオフになり、センスアンプのイコライズ
期間中は第１のトランジスタ及び第３のトランジスタが
オンになり、一対のリードデータ線がＨレベルに固定さ
れ、センスアンプのイコライズ期間終了後、第２のトラ
ンジスタ及び第４のトランジスタがセンスアンプの相補
な出力に応じてそれぞれオン・オフし、第１のトランジ
スタ及び第３のトランジスタがオフになり、一対のリー
ドデータ線にセンスアンプの相補な出力に応じたそれぞ
れの信号が伝搬される。
コライズ期間終了後にメモリセルからの相補なリードデ
ータがそれぞれ増幅され出力され、また、ドレインが電
源に接続された第１のトランジスタと第１のトランジス
タのソースにドレインが接続されソースが接地された第
２のトランジスタとの接続点と、ドレインが電源に接続
された第３のトランジスタと第３のトランジスタのソー
スにドレインが接続されソースが接地された第４のトラ
ンジスタとの接続点には一対のリードデータ線が接続さ
れており、第１のセンスアンプ出力伝搬手段によりセン
スアンプが非駆動のときは第１のトランジスタ〜第４の
トランジスタがオフになり、センスアンプのイコライズ
期間中は第１のトランジスタ及び第３のトランジスタが
オンになり、一対のリードデータ線がＨレベルに固定さ
れ、センスアンプのイコライズ期間終了後、第２のトラ
ンジスタ及び第４のトランジスタがセンスアンプの相補
な出力に応じてそれぞれオン・オフし、第１のトランジ
スタ及び第３のトランジスタがオフになり、一対のリー
ドデータ線にセンスアンプの相補な出力に応じたそれぞ
れの信号が伝搬される。
【００１３】第２の発明においては、第１の発明におけ
るセンスアンプのイコライズ期間中、一対のリードデー
タ線をＨレベルに固定するのをセンスアンプのイコライ
ズ期間中、一対のリードデータ線をＬレベルに固定する
ようにしたものであり、第２のセンスアンプ出力伝搬手
段によりセンスアンプが非駆動のときは第１のトランジ
スタ〜第４のトランジスタがオフになり、センスアンプ
のイコライズ期間中は第２のトランジスタ及び第４のト
ランジスタがオンになり、一対のリードデータ線がＬレ
ベルに固定され、センスアンプのイコライズ期間終了
後、第１のトランジスタ及び第３のトランジスタがセン
スアンプの相補な出力に応じてそれぞれオン・オフし、
第２のトランジスタ及び第４のトランジスタがオフにな
り、一対のリードデータ線にセンスアンプの相補な出力
に応じたそれぞれの信号が伝搬される。
るセンスアンプのイコライズ期間中、一対のリードデー
タ線をＨレベルに固定するのをセンスアンプのイコライ
ズ期間中、一対のリードデータ線をＬレベルに固定する
ようにしたものであり、第２のセンスアンプ出力伝搬手
段によりセンスアンプが非駆動のときは第１のトランジ
スタ〜第４のトランジスタがオフになり、センスアンプ
のイコライズ期間中は第２のトランジスタ及び第４のト
ランジスタがオンになり、一対のリードデータ線がＬレ
ベルに固定され、センスアンプのイコライズ期間終了
後、第１のトランジスタ及び第３のトランジスタがセン
スアンプの相補な出力に応じてそれぞれオン・オフし、
第２のトランジスタ及び第４のトランジスタがオフにな
り、一対のリードデータ線にセンスアンプの相補な出力
に応じたそれぞれの信号が伝搬される。
【００１４】
【実施例】図１は本発明の一実施例に係る半導体記憶装
置のリードデータ出力部の構成を示す回路図である。図
において、従来例と同一の構成は同一符号を付して重複
した構成の説明は省略する。１０はセンスアンプイコラ
イズ信号Φ１Ｂのパルスを遅らせるディレイ回路、１２
はセンスアンプイコライズ信号Φ１Ｂとディレイ回路１
０の出力の反転信号が入力されるＮＡＮＤゲート、１４
はセンスアンプ駆動信号ＲＥ・ＡＹとＮＡＮＤゲート１
２の出力が入力されるＮＡＮＤゲート、１６はセンスア
ンプ３０の出力ＳＡＢとＮＡＮＤゲート１２の出力が入
力されるＮＯＲゲート、１８はセンスアンプ３０の出力
ＳＡとＮＡＮＤゲート１２の出力が入力されるＮＯＲゲ
ートであり、ディレイ回路１０、ＮＡＮＤゲート１２，
１４及びＮＯＲゲート１６，１８でセンスアンプ出力伝
搬手段を構成している。
置のリードデータ出力部の構成を示す回路図である。図
において、従来例と同一の構成は同一符号を付して重複
した構成の説明は省略する。１０はセンスアンプイコラ
イズ信号Φ１Ｂのパルスを遅らせるディレイ回路、１２
はセンスアンプイコライズ信号Φ１Ｂとディレイ回路１
０の出力の反転信号が入力されるＮＡＮＤゲート、１４
はセンスアンプ駆動信号ＲＥ・ＡＹとＮＡＮＤゲート１
２の出力が入力されるＮＡＮＤゲート、１６はセンスア
ンプ３０の出力ＳＡＢとＮＡＮＤゲート１２の出力が入
力されるＮＯＲゲート、１８はセンスアンプ３０の出力
ＳＡとＮＡＮＤゲート１２の出力が入力されるＮＯＲゲ
ートであり、ディレイ回路１０、ＮＡＮＤゲート１２，
１４及びＮＯＲゲート１６，１８でセンスアンプ出力伝
搬手段を構成している。
【００１５】２０，２１はドレインが電源（以下ＶＤＤ
と示す）に接続されゲートにＮＡＮＤゲート１４の出力
が入力されるＰＭＯＳ、２２はソースが接地（以下ＧＮ
Ｄと示す）に接続されゲートにＮＯＲゲート１６の出力
が入力されるＮＭＯＳ、２３はソースがＧＮＤに接続さ
れゲートにＮＯＲゲート１８の出力が入力されるＮＭＯ
Ｓである。また、ＰＭＯＳ２０のソースとＮＭＯＳ２２
のドレインは接続され、その接続点はリードデータ線３
６と接続されており、ＰＭＯＳ２１のソースとＮＭＯＳ
２３のドレインは接続され、その接続点はリードデータ
線３８と接続されている。
と示す）に接続されゲートにＮＡＮＤゲート１４の出力
が入力されるＰＭＯＳ、２２はソースが接地（以下ＧＮ
Ｄと示す）に接続されゲートにＮＯＲゲート１６の出力
が入力されるＮＭＯＳ、２３はソースがＧＮＤに接続さ
れゲートにＮＯＲゲート１８の出力が入力されるＮＭＯ
Ｓである。また、ＰＭＯＳ２０のソースとＮＭＯＳ２２
のドレインは接続され、その接続点はリードデータ線３
６と接続されており、ＰＭＯＳ２１のソースとＮＭＯＳ
２３のドレインは接続され、その接続点はリードデータ
線３８と接続されている。
【００１６】また、ＤＬ２，ＤＬ２の反転符号（以下Ｄ
Ｌ２Ｂと示す）はリードデータ線信号、ＯＵＴ２，ＯＵ
Ｔ２の反転符号（以下ＯＵＴ２Ｂと示す）はラッチ回路
４８の入力信号、ＬＡＴ２，ＬＡＴ２の反転符号（以下
ＬＡＴ２Ｂと示す）はラッチ回路４８の出力信号、Ｃ
Ｋ，ＣＫの反転符号（以下ＣＫＢと示す）はリードデー
タ線ドライブ信号である。
Ｌ２Ｂと示す）はリードデータ線信号、ＯＵＴ２，ＯＵ
Ｔ２の反転符号（以下ＯＵＴ２Ｂと示す）はラッチ回路
４８の入力信号、ＬＡＴ２，ＬＡＴ２の反転符号（以下
ＬＡＴ２Ｂと示す）はラッチ回路４８の出力信号、Ｃ
Ｋ，ＣＫの反転符号（以下ＣＫＢと示す）はリードデー
タ線ドライブ信号である。
【００１７】図２はこの実施例のラッチ回路４８の一例
を示した回路図である。図において、２４はドレインが
ＶＤＤに接続されインバータ４４の出力ＯＵＴ２がゲー
トに入力されるＮＭＯＳ、２５はドレインがＶＤＤに接
続されインバータ４６の出力ＯＵＴ２Ｂがゲートに入力
されるＮＭＯＳ、２６，２７はインバータである。
を示した回路図である。図において、２４はドレインが
ＶＤＤに接続されインバータ４４の出力ＯＵＴ２がゲー
トに入力されるＮＭＯＳ、２５はドレインがＶＤＤに接
続されインバータ４６の出力ＯＵＴ２Ｂがゲートに入力
されるＮＭＯＳ、２６，２７はインバータである。
【００１８】次に、データの読み出し時の動作を説明す
る。図３は各信号の変化を示すタイムチャートである。
まず、ライトイネーブル信号ＷＥＢは”Ｈ”であり、ア
ドレスが変化してＹアドレスＹＡ１が”Ｈ”になり、こ
のときセンスアンプ駆動信号ＲＥ・ＡＹ１は”Ｈ”であ
る。アドレスが変化すると（図３の（ａ））、ΦＡＴＤ
にＨパルス（図３の（ｂ））が発生する。センスアンプ
駆動信号ＲＥ・ＡＹは”Ｈ”なので、センスアンプイコ
ライズ信号Φ１ＢにＬパルス（図３の（ｃ））が発生
し、ディレイ回路１０の出力ノードａにセンスアンプイ
コライズ信号Φ１Ｂが遅れたパルス（図３ｄ）発生す
る。センスアンプイコライズ信号Φ１Ｂとノードａのパ
ルスによりリードデータ線ドライブ信号ＣＫ，ＣＫＢに
図３の（ｅ），（ｆ）のパルスが発生する。
る。図３は各信号の変化を示すタイムチャートである。
まず、ライトイネーブル信号ＷＥＢは”Ｈ”であり、ア
ドレスが変化してＹアドレスＹＡ１が”Ｈ”になり、こ
のときセンスアンプ駆動信号ＲＥ・ＡＹ１は”Ｈ”であ
る。アドレスが変化すると（図３の（ａ））、ΦＡＴＤ
にＨパルス（図３の（ｂ））が発生する。センスアンプ
駆動信号ＲＥ・ＡＹは”Ｈ”なので、センスアンプイコ
ライズ信号Φ１ＢにＬパルス（図３の（ｃ））が発生
し、ディレイ回路１０の出力ノードａにセンスアンプイ
コライズ信号Φ１Ｂが遅れたパルス（図３ｄ）発生す
る。センスアンプイコライズ信号Φ１Ｂとノードａのパ
ルスによりリードデータ線ドライブ信号ＣＫ，ＣＫＢに
図３の（ｅ），（ｆ）のパルスが発生する。
【００１９】センスアンプイコライズ信号Φ１Ｂが”
Ｌ”のとき、リードデータ線ドライブ信号ＣＫＢは”
Ｈ”固定でありＮＯＲゲート１６，１８の出力は”Ｌ”
となりＮＭＯＳ２２，２３はオフとなっており、また、
リードデータ線ドライブ信号ＣＫは”Ｌ”であり、ＰＭ
ＯＳ２０，２１オンとなりリードデータ線信号ＤＬ２，
ＤＬ２Ｂを”Ｈ”に固定している（図３の（ｇ））。そ
して、センスアンプイコライズ信号Φ１Ｂが”Ｈ”にな
るとリードデータ線ドライブ信号ＣＫＢは”Ｌ”となり
ＮＯＲゲート１６，１８の出力はセンスアンプ３０の出
力ＳＡ，ＳＡＢをうけフルスイングレベルでＮＭＯＳ２
２，２３をドライブしＮＭＯＳ２２，２３のいずれかが
オンとなる。このとき、リードデータ線ドライブ信号Ｃ
Ｋは”Ｈ”でありＰＭＯＳ２０，２１はオフになってい
る。
Ｌ”のとき、リードデータ線ドライブ信号ＣＫＢは”
Ｈ”固定でありＮＯＲゲート１６，１８の出力は”Ｌ”
となりＮＭＯＳ２２，２３はオフとなっており、また、
リードデータ線ドライブ信号ＣＫは”Ｌ”であり、ＰＭ
ＯＳ２０，２１オンとなりリードデータ線信号ＤＬ２，
ＤＬ２Ｂを”Ｈ”に固定している（図３の（ｇ））。そ
して、センスアンプイコライズ信号Φ１Ｂが”Ｈ”にな
るとリードデータ線ドライブ信号ＣＫＢは”Ｌ”となり
ＮＯＲゲート１６，１８の出力はセンスアンプ３０の出
力ＳＡ，ＳＡＢをうけフルスイングレベルでＮＭＯＳ２
２，２３をドライブしＮＭＯＳ２２，２３のいずれかが
オンとなる。このとき、リードデータ線ドライブ信号Ｃ
Ｋは”Ｈ”でありＰＭＯＳ２０，２１はオフになってい
る。
【００２０】したがって、”Ｌ”であったセンスアンプ
イコライズ信号Φ１Ｂが”Ｈ”になりセンスアンプのイ
コライズが終わると、”Ｈ”に固定されていたリードデ
ータ線信号ＤＬ２，ＤＬ２Ｂのいずれかが、ＮＭＯＳ２
２，２３によりＬレベルへと遷移する（図３の
（ｇ））。ＮＭＯＳ２２，２３のソースは直接ＧＮＤに
接続されているためリードデータ線信号ＤＬ２，ＤＬ２
Ｂの”Ｌ”レベルへの遷移はすみやかに行われる。そし
て、変化したリードデータ線信号ＤＬ２，ＤＬ２Ｂはイ
ンバータ４４，４６を介してラッチ回路４８に入力され
ＬＡＴ２，ＬＡＴ２Ｂが変化する（図３の（ｈ））。
イコライズ信号Φ１Ｂが”Ｈ”になりセンスアンプのイ
コライズが終わると、”Ｈ”に固定されていたリードデ
ータ線信号ＤＬ２，ＤＬ２Ｂのいずれかが、ＮＭＯＳ２
２，２３によりＬレベルへと遷移する（図３の
（ｇ））。ＮＭＯＳ２２，２３のソースは直接ＧＮＤに
接続されているためリードデータ線信号ＤＬ２，ＤＬ２
Ｂの”Ｌ”レベルへの遷移はすみやかに行われる。そし
て、変化したリードデータ線信号ＤＬ２，ＤＬ２Ｂはイ
ンバータ４４，４６を介してラッチ回路４８に入力され
ＬＡＴ２，ＬＡＴ２Ｂが変化する（図３の（ｈ））。
【００２１】また、この実施例でセンスアンプ駆動信号
ＲＥ・ＡＹ１が”Ｌ”のときはセンスアンプイコライズ
信号Φ１ＢはΦＡＴＤが変化しても”Ｈ”のままであ
り、リードデータ線ドライブ信号ＣＫ，ＣＫＢはとも
に”Ｈ”となりＰＭＯＳ２０，２１、ＮＭＯＳ２２，２
３はすべてオフになっており、リードデータ伝搬回路５
０とリードデータ線３６，３８とは切り離された状態に
なっている。
ＲＥ・ＡＹ１が”Ｌ”のときはセンスアンプイコライズ
信号Φ１ＢはΦＡＴＤが変化しても”Ｈ”のままであ
り、リードデータ線ドライブ信号ＣＫ，ＣＫＢはとも
に”Ｈ”となりＰＭＯＳ２０，２１、ＮＭＯＳ２２，２
３はすべてオフになっており、リードデータ伝搬回路５
０とリードデータ線３６，３８とは切り離された状態に
なっている。
【００２２】図４は従来例のラッチ回路４８の入力信号
ＯＵＴ１と、この実施例のラッチ回路４８の入力信号Ｏ
ＵＴ２の波形の変化を示した図である。センスアンプイ
コライズ信号Φ１Ｂが”Ｌ”の間、センスアンプの出力
信号ＳＡ，ＳＡＢは中間レベルにイコライズされてお
り、センスアンプイコライズ信号Φ１Ｂが”Ｈ”になる
ころ、メモリーセルからのリードデータＤ１，Ｄ１Ｂが
センスアンプ３０に入力され、センスアンプイコライズ
信号Φ１Ｂが”Ｈ”になるとセンスアンプ３０からリー
ドデータＤ１，Ｄ１Ｂが増幅されたＳＡ，ＳＡＢが出力
される。センスアンプ３０から出力されたＳＡ，ＳＡＢ
は上述のように動作し、ＯＵＴ２が出力される。図４よ
り従来例のラッチ回路４８の入力信号ＯＵＴ１に比べて
この実施例のラッチ回路４８の入力信号ＯＵＴ２が１nS
程度速く変化している。
ＯＵＴ１と、この実施例のラッチ回路４８の入力信号Ｏ
ＵＴ２の波形の変化を示した図である。センスアンプイ
コライズ信号Φ１Ｂが”Ｌ”の間、センスアンプの出力
信号ＳＡ，ＳＡＢは中間レベルにイコライズされてお
り、センスアンプイコライズ信号Φ１Ｂが”Ｈ”になる
ころ、メモリーセルからのリードデータＤ１，Ｄ１Ｂが
センスアンプ３０に入力され、センスアンプイコライズ
信号Φ１Ｂが”Ｈ”になるとセンスアンプ３０からリー
ドデータＤ１，Ｄ１Ｂが増幅されたＳＡ，ＳＡＢが出力
される。センスアンプ３０から出力されたＳＡ，ＳＡＢ
は上述のように動作し、ＯＵＴ２が出力される。図４よ
り従来例のラッチ回路４８の入力信号ＯＵＴ１に比べて
この実施例のラッチ回路４８の入力信号ＯＵＴ２が１nS
程度速く変化している。
【００２３】また、この実施例ではセンスアンプイコラ
イズ信号Φ１Ｂが”Ｌ”の間、リードデータ線信号ＤＬ
２，ＤＬ２Ｂを”Ｈ”に固定しているが、リードデータ
線信号ＤＬ２，ＤＬ２Ｂを”Ｌ”に固定してもよく、こ
の場合、”Ｌ”に固定されていたリードデータ線信号Ｄ
Ｌ２，ＤＬ２Ｂのいずれかをセンスアンプの出力ＳＡ，
ＳＡＢに応じてＨレベルへと遷移させればよい。
イズ信号Φ１Ｂが”Ｌ”の間、リードデータ線信号ＤＬ
２，ＤＬ２Ｂを”Ｈ”に固定しているが、リードデータ
線信号ＤＬ２，ＤＬ２Ｂを”Ｌ”に固定してもよく、こ
の場合、”Ｌ”に固定されていたリードデータ線信号Ｄ
Ｌ２，ＤＬ２Ｂのいずれかをセンスアンプの出力ＳＡ，
ＳＡＢに応じてＨレベルへと遷移させればよい。
【００２４】
【発明の効果】以上のように第１の発明によれば、セン
スアンプの相補な出力をリードデータ線に伝搬させると
き、予め第１のトランジスタ及び第３のトランジスタに
より一対のリードデータ線をＨレベルに固定しておき、
ソースが接地された第２のトランジスタ及び第４のトラ
ンジスタをセンスアンプの相補な出力に応じてオン・オ
フさせることにより、センスアンプの相補な出力に応じ
た信号をそれぞれ一対のリードデータ線に伝搬させるよ
うにしたので、一対のリードデータ線へのリードデータ
のデータ転送が速やかに行われ、リードデータ線部での
遅延が減少するという効果を有する。
スアンプの相補な出力をリードデータ線に伝搬させると
き、予め第１のトランジスタ及び第３のトランジスタに
より一対のリードデータ線をＨレベルに固定しておき、
ソースが接地された第２のトランジスタ及び第４のトラ
ンジスタをセンスアンプの相補な出力に応じてオン・オ
フさせることにより、センスアンプの相補な出力に応じ
た信号をそれぞれ一対のリードデータ線に伝搬させるよ
うにしたので、一対のリードデータ線へのリードデータ
のデータ転送が速やかに行われ、リードデータ線部での
遅延が減少するという効果を有する。
【００２５】第２の発明によれば、センスアンプの相補
な出力をリードデータ線に伝搬させるとき、予め第２の
トランジスタ及び第４のトランジスタにより一対のリー
ドデータ線をＬレベルに固定しておき、ドレインが電源
に接続された第１のトランジスタ及び第３のトランジス
タをセンスアンプの相補な出力に応じてオン・オフさせ
ることにより、センスアンプの相補な出力に応じた信号
をそれぞれ一対のリードデータ線に伝搬させるようにし
たので、一対のリードデータ線へのリードデータのデー
タ転送が速やかに行われ、リードデータ線部での遅延が
減少するという効果を有する。
な出力をリードデータ線に伝搬させるとき、予め第２の
トランジスタ及び第４のトランジスタにより一対のリー
ドデータ線をＬレベルに固定しておき、ドレインが電源
に接続された第１のトランジスタ及び第３のトランジス
タをセンスアンプの相補な出力に応じてオン・オフさせ
ることにより、センスアンプの相補な出力に応じた信号
をそれぞれ一対のリードデータ線に伝搬させるようにし
たので、一対のリードデータ線へのリードデータのデー
タ転送が速やかに行われ、リードデータ線部での遅延が
減少するという効果を有する。
【図１】本発明の一実施例に係る半導体記憶装置のリー
ドデータ出力部の構成を示す回路図である。
ドデータ出力部の構成を示す回路図である。
【図２】実施例のラッチ回路４８の構成を示す回路図で
ある。
ある。
【図３】実施例の各信号の変化を示すタイムチャートで
ある。
ある。
【図４】従来例と実施例のラッチ回路４８の入力信号Ｏ
ＵＴ１とＯＵＴ２の波形の変化を示した図である。
ＵＴ１とＯＵＴ２の波形の変化を示した図である。
【図５】従来の半導体記憶装置のリードデータ出力部の
構成を示す回路図である。
構成を示す回路図である。
【図６】一般的なセンスアンプ３０の構成を示す回路図
である。
である。
【図７】従来例のラッチ回路４８の構成を示す回路図で
ある。
ある。
１０ ディレイ回路 １２，１４ ＮＡＮＤゲート １６，１８ ＮＯＲゲート ２０，２１ ＰＭＯＳ ２２，２３ ＮＭＯＳ ３０ センスアンプ ３６，３８ リードデータ線 ４８ ラッチ回路
Claims (2)
- 【請求項１】 イコライズ期間終了後メモリセルからの
相補なリードデータをそれぞれ増幅し出力するセンスア
ンプと、 ドレインが電源に接続された第１のトランジスタと、 該第１のトランジスタのソースにドレインが接続されソ
ースが接地された第２のトランジスタと、 ドレインが電源に接続された第３のトランジスタと、 該第３のトランジスタのソースにドレインが接続されソ
ースが接地された第４のトランジスタと、 前記第１のトランジスタと前記第２のトランジスタとの
接続点と、前記第３のトランジスタと前記第４のトラン
ジスタとの接続点に接続された一対のリードデータ線
と、 前記センスアンプが非駆動のとき前記第１のトランジス
タ、前記第２のトランジスタ、前記第３のトランジスタ
及び前記第４のトランジスタをオフにし、前記センスア
ンプのイコライズ期間中は前記第１のトランジスタ及び
前記第３のトランジスタをオンにし前記一対のリードデ
ータ線をＨレベルに固定させ、前記センスアンプのイコ
ライズ期間終了後、前記第２のトランジスタ及び前記第
４のトランジスタを前記センスアンプの相補な出力に応
じてそれぞれオン・オフさせ、前記第１のトランジスタ
及び前記第３のトランジスタをオフにし、前記一対のリ
ードデータ線に前記センスアンプの相補な出力に応じた
それぞれの信号を伝搬させる第１のセンスアンプ出力伝
搬手段とを備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のセンスアンプ出力伝搬手段に
代えて、前記センスアンプが非駆動のとき前記第１のト
ランジスタ、前記第２のトランジスタ、前記第３のトラ
ンジスタ及び前記第４のトランジスタをオフにし、前記
センスアンプのイコライズ期間中は前記第２のトランジ
スタ及び前記第４のトランジスタをオンにし前記一対の
リードデータ線をＬレベルに固定させ、前記センスアン
プのイコライズ期間終了後、前記第１のトランジスタ及
び前記第３のトランジスタを前記センスアンプの相補な
出力に応じてそれぞれオン・オフさせ、前記第２のトラ
ンジスタ及び前記第４のトランジスタをオフにし、前記
一対のリードデータ線に前記センスアンプの相補な出力
に応じたそれぞれの信号を伝搬させる第２のセンスアン
プ出力伝搬手段を有することを特徴とする請求項１記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143353A JPH07141872A (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143353A JPH07141872A (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07141872A true JPH07141872A (ja) | 1995-06-02 |
Family
ID=15336818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143353A Pending JPH07141872A (ja) | 1993-06-15 | 1993-06-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07141872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380271B1 (ko) * | 2000-12-27 | 2003-04-18 | 주식회사 하이닉스반도체 | 메인 앰프의 출력 드라이버 회로 |
-
1993
- 1993-06-15 JP JP5143353A patent/JPH07141872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380271B1 (ko) * | 2000-12-27 | 2003-04-18 | 주식회사 하이닉스반도체 | 메인 앰프의 출력 드라이버 회로 |
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