JPS63195898A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕　　　　　　′ この発明は、半導体集積回路装置に関するもので、例え
ば、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジス
タ）で構成された横型レシオレスＲＯＭ（リード・オン
リー・メモリ）等のように信号線を予めプリチャージし
ておいて、それをディスチャージさせるか否かによって
信号を伝える信号伝達回路を持つ半導体集積回路装置に
利用して有効な技術に関するものである。

（従来の技術〕 ワード線とデータ線との交叉点に記憶情報に従って記憶
用ＭＯ３ＦＥＴを形成する横型マスクＲＯＭが公知であ
る（例えば、産報出版■、１９７７年９月３０日付ｒｆ
ｃメモリの使い方」新田松雄、大表良−共著、頁７３〜
頁７６参照）。

このマスク型ＲＯＭは、例えば、ワード線とデータ線と
の交叉点にＭＯＳ　Ｆ　ＥＴのゲート絶縁膜を厚く形成
して正常に動作しないＭＯＳＦＥＴかあるいはゲート絶
縁膜を薄く形成して正常に動作するＭＯＳＦＥＴを形成
することによって、記憶情報を書込むものである。

〔発明が解決しようとする問題点〕

記憶情報の読み出し信号が記憶用ＭＯ３ＦＥＴと負荷手
段とのコンダクタンスのレシオによらないで、予めプリ
チージされたデータ線の電位を記憶用ＭＯ３ＦＥＴによ
ってディスチャージするか否かで形成されるレシオレス
（ダイナミック型）ＲＯＭにおいては、回路の簡素化や
低消費電力化が図られる。

しかしながら、記憶用ＭＯ３ＦＥＴが結合されるデータ
線の電位かはソ゛電源電圧のようなプリチャージ電圧か
らはり電源電圧の中点電圧付近に設定された読み出し回
路（センスアンプ）のロジックスレッショルド電圧に達
しないとロウレベルの読み出し信号が出力されない。上
記データ線は多数の記憶用ＭＯ３ＦＥＴが結合されるこ
とによって比較的大きな寄生容量を持ち、かつ１つの記
憶素子は大記憶容量化のために比較的小さなサイズ（コ
ンダクタンス）を持つようにされるため、データ線のデ
ィスチャージに比較的長い時間を費やし、上記ロウレベ
ルの読み出し時間が長くされることによって動作が遅く
されてしまう。

この発明の目的は、簡単な構成により高速化を実現した
ダイナミック方式の信号伝達回路を持つ半導体集積回路
装置を提供することある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、プリチャージされた信号線をディスチャージ
するか否かにより信号の伝達を行うダイナミンク方式の
信号伝達経路に、上記信号線の信号を受ける出力回路の
ロジックスレッショルド電圧よりプリチャージ電位側に
シフトされたロジックスレッショルド電圧を持ち、信号
線のディスチャージ期間において実質的に動作状態にさ
れ、上記信号線に伝えられる信号を増幅する正帰還回路
を設けるものである。

〔作　用〕

上記した手段によれば、プリチャージレベル側にシフト
されたロジックスレッショルド電圧を持つ正帰還回路に
よりディスチャージされるべき信号線のディスチャージ
動作が助長される結果、信号伝達速度を速くできるもの
となる。

〔実施例〕

第１図には、この発明が適用された横型ＲＯＭの一実施
例の回路図が示されている。

同図の各回路素子は、特に制限されないが、公知のＣＭ
Ｏ３集積回路の製造技術によって、単結晶シリコンのよ
うな半導体基板上において形成される。特に制限されな
いが、集積回路は、単結晶Ｐ型シリコンからなる半導体
基板に形成される。

Ｎチャンネル間Ｏ３ＦＥＴは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース領域と
ドレイン領域との間の半導体基板表面に薄い厚さのゲー
ト絶縁膜を介して形成されたポリシリコンからなるよう
なゲート電極から構成される。ＰチャンネルＭＯＳ　Ｆ
　ＥＴは、上記半導体基板表面に形成されたＮ型ウェル
領域に形成される。これによって、半導体基板は、その
上に形成された複数のＮチャンネル間Ｏ３ＦＥＴの共通
の基板ゲートを構成し、回路の接地電位の印加される基
準電圧端子に結合される。Ｎ型ウェル領域は、その上に
形成されたＰチャンネルＭＯ３ＦＥＴの基板ゲートを構
成する。ＰチャンネルＭＯ３ＦＥＴの基板ゲートすなわ
ちＮ型ウェル領域は、電源端子Ｖｃｃに結合される。同
図に例示的に示されているＭＯＳＦＥＴは、全てＮチャ
ンネル間Ｏ３ＦＥＴであり、論理ゲート回路やインバー
タ回路がＣＭＯ３回路により構成される。

メモリアレイＭ−ＡＲＹは、その代表として例示的に示
されている複数のワード線ＷＯ，Ｗｌ・・・及びデータ
線（ディジット線又はビット線）Ｄｏ、ＤＩ・・・Ｄｎ
と、これらのワード線とデータ線との交叉点に記憶情報
に従って選択的に設けられた記憶用ＭＯ３ＦＥＴＱｍと
により構成される。同図において、例示的に示された記
憶用ＭＯ３ＦＥＴＱｍは、そのしきい値電圧がワード線
の選択レベルでオン状態にされるものであり、上記ワー
ド線の選択レベルに対してオフ状態か又はそのゲート又
はドレインがワード線又はデータ線に接続されない記憶
用ＭＯＳ　Ｆ　ＥＴは省略され、図示されていない。

上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れた記憶用ＭＯ３ＦＥＴＱｍは、そのゲートがそれぞれ
対応するワード線ＷＯ１Ｗ１等に接続される。同じ列に
配置された記憶用ＭＯ３ＦＥＴＱｍは、そのドレインが
それぞれ対応するデータ線ＤＯ１Ｄ１・・・Ｄｎ等に接
続される。特に制限されないが、これらの記憶用ＭＯ３
ＦＥＴＱｍは、ＮチャンネルＭＯ３ＦＥＴで構成され、
Ｐ型基板上に形成される。

上記各データ線ＤＯ１Ｄ１・・・Ｄｎ等と電源電圧Ｖｃ
ｃとの間には、それぞれＮチャンネルＭＯ３ＦＥＴＱＩ
〜Ｑ３により構成されたプリチャージＭＯ３ＦＥＴが設
けられる。これらのＭＯ３ＦＥＴＱＩＮＱ３のゲートに
は、タイミング信号φが供給される。これらのプリチャ
ージＭＯ３ＦＥＴＱＩ〜Ｑ３は、タイミング信号φがハ
イレベル（回路の電源電圧Ｖｃｃ）にされたときオン状
態にされ、上記それぞれのデータ線ＤＯ１ＤＩ・・・Ｄ
ｎをＶｃｃ　−Ｖ　ｔｈ　（Ｖ　ｔｈはＭＯ３ＦＥＴＱ
ＩないしＱ３のしきい値電圧）のレベルにプリチャージ
する。

また、各データ線ＤＯ１ＤＩ・・・Ｄｎは、特に制限さ
れないが、カラムスイッチ回路Ｃ８Ｗを構成するＮチャ
ンネルＭＯ３ＦＥＴＱ７〜Ｑ９を介して共通データ線Ｃ
Ｄに接続される。この共通データ線ＣＤにも、上記同様
なＮチャンネルＭＯ３ＦＥＴＱＩＯによるプリチャージ
回路が設けられる。

ＸアドレスデコーダＸＤＣＲは、相補アドレス信号ａｘ
を解読して、上記ワード線ｗｏ、ｗｉ・・・の中から１
つのワード線を選択状態にさせる選択信号を形成して、
それを対応するワード線に伝える。

ＹアドレスデコーダＹＤＣＲは、相補アドレス信号ａｙ
を解読して、上記データ線ＤＯ１ＤＩ・・・Ｄｎの中か
ら１つのデータ線を選択する選択信号ＹＯ〜Ｙｎを形成
して、上記カラムスイッチ回路ＣＳＷを構成するＭＯ３
ＦＥＴＱ７〜Ｑ９のゲートに伝える。

共通データ線ＣＤは、特に制限されないが、次のラッチ
回路（兼増幅回路）が設けられる。上記共通データ線Ｃ
Ｄは、クロックドインバータ回路ＣＮＩの入力端子に結
合される。このクロックドインバータ回路ＣＮＩの出力
信号は、インバータ回路Ｎ４の入力端子に結合される。

このインバータ回路Ｎ４の出力信号は、クロックドイン
バータ回路ＣＮ２を介して、その入力端子に帰還される
。

上記クロックドインバータ回路ＣＮ２は、タイミング信
号φにより動作状態にされ、クロックドインバータ回路
ＣＮｌは、その反転タイミング信号φにより動作状態に
される。これにより、反転タイミング信号φがハイレベ
ルにされるメモリアレイＭ−ＡＲＹからの読み出し期間
において、上記クロックドインバータ回路ＣＮＩが動作
状態にされて選択されたデータ線からの読み出し信号の
取り込みを行う。また、反転タイミング信号φがロウレ
ベル（タイミング信号φがハイレベル）のプリチャージ
期間において上記クロックドインバータ回路ＣＮ２が動
作状態になって、上記の読み出し信号の保持動作を行う
。

なお、複数ビットの単位での読み出し動作を行う場合、
上記メモリアレイＭ−ＡＲＹ及びその周辺回路が複数組
設けられる。この場合、アドレスデコーダは、メモリア
レイＭ−ＡＲＹの配置に応じて共通化できるものである
。また、１つのメモリアレイＭ−ＡＲＹから複数のビッ
トの単位での読み出しを行うようにするものであっても
よい。

この場合には、１つのメモリアレイＭ−ＡＲＹに対して
複数の共通データ線が設けられ、カラムスイッチ選択信
号は、上記複数の共通データ線に対応した数のカラムス
イッチＭＯ３ＦＥＴに対して共通に供給される。

この実施例において、読み出し動作の高速化を図るため
に、各データ線ＤＯないしＤｎ及び共通データ線ＣＤに
は、次の正帰還回路が設けられる。

例えば、データ線ＤＯについて説明すると、データ線Ｄ
ｏと回路の接地（基準電位）点との間にＮチャンネルＭ
Ｏ３ＦＥＴＱ４が設けられる。このＭＯ３ＦＥＴＱ４の
ゲートには、それが結合されるデータ線Ｄｏの電位と、
タイミング信号φを受けるノア（ＮＯＲ）ゲート回路Ｇ
１の出力信号が供給される。このノアゲート回路Ｇｌは
、それを構成するＮチャンネルＭＯ３ＦＢ：ＴとＰチャ
ンネルＭＯ３ＦＥＴとのコンダクタンス比が異なるよう
に設定され、ロジックスレッショルド電圧がプリチャー
ジ電位側にシフトされている。すなわち、上記読み出し
回路を構成するクロックドインバータ回路ＣＮＩのロジ
ックスレッショルド電圧に対して上記ノアゲート回路Ｇ
１のロジックスレッショルド電圧が高くされている。上
記のようなロジックスレッショルド電圧の設定のために
、例えば、クロックドインバータ回路ＣＮＩを構成する
ＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯ３ＦＥＴ
とのコンダクタンス比が同じなら、ノアゲート回路Ｇｌ
を構成するＰチャンネルＭＯＳ　Ｆ　ＥＴはＮチャンネ
ルＭＯＳ　Ｆ　ＥＴに比べてコンダクタンスが大きくさ
れる。

他のデータ線ＤＩないしＤｎ及び共通データ線ＣＤにも
、上記同様なＭＯ，５ＦＥＴＱ５．Ｇ６とノアゲート回
路Ｇ２、Ｇ３及びＭＯ３ＦＥＴＱＩｌとノアゲート回路
Ｇ４からなる正帰還回路がそれぞれ設けられる。

上記正帰還回路の動作の一例を第２図に示した波形図を
参照して説明する。

タイミング信号φがハイレベルのとき、プリチャージ期
間とされる。すなわち、上記タイミング信号φのハイレ
ベルによって、プリチャージＭＯ３ＦＥＴＱＩないしＧ
３、ＱＩＯがオン状態にな１す る。これによって、上記データ線ＤＯないしＤｎと共通
データ線ＣＤは、プリチャージ電圧ｖＰ（Ｖｃｃ−Ｖｔ
ｈ）にされる。このとき、上記ノアゲート回路Ｇ１ない
しＧ４は、上記タイミング信号φのハイレベル（論理“
１”）によって、強制的に出力信号がロウレベルにされ
る結果、上記ＭＯ３ＦＥＴＱ４ないしＧ６及びＱｌｌは
オフ状態にされる。また、各デコーダ回路ＸＤＣＲ，Ｙ
ＤＣＲの全出力信号がロウレベルなってワード線及びカ
ラム選択線を非選択状態にされている。上記ワードｍｗ
ｏ、Ｗｌ等が非選択状態にされることによって、記憶用
ＭＯ３ＦＥＴＱｍは全てオフ状態にされる。この結果、
上記プリチャージＭＯ３ＦＥＴＱ１ないしＧ３及びＱ１
０のオン状態に応じて上記のようなプリチャージ動作が
行われる。

タイミング信号φがハイレベルからロウレベルに変化す
る読み出し期間において、デコーダＸＤＣＲは１つのワ
ード線、例えばＷＯをハイレベルの選択レベルにする。

このとき、選択されたワード線ＷＯに結合された記憶用
ＭＯ３ＦＥＴＱｍがオン状態なり、比較的小さなコンダ
クタンスによりデータ線ＤＯ１Ｄｎをプリチャージレベ
ル■Ｐからロウレベルへの引き抜きを開始する。これと
同時に、ノアゲート回路Ｇ１ないしＧ４に供給されるタ
イミング信号φがロウレベルにされることによって、こ
れらのノアゲート回路ＧｌないしＧ４は、実質的にイン
バータ回路、言い換えるならば反転増幅回路としての動
作を行う。

上記データ線Ｄ　ＯＳＤ　ｎのレベルが上記ノアゲート
回１ｔｒＧ１、Ｇ３のロジックスレッショルド電圧ＶＬ
Ｉに達すると、その出力信号がロウレベルからハイレベ
ルに変化して、それぞれに対応するＭＯ３ＦＥＴＱ４と
Ｇ６がオレ状態にされる。この結果、上記記憶用ＭＯ３
ＦＥＴＱｍのオン状態によってロウレベルにディスチャ
ージされるべきデータ線ＤＯ，Ｄｎの電位は、上記記憶
用ＭＯ３ＦＰ、ＴＱｍとＭＯ３ＦＥＴＱ４．Ｇ６とのデ
ィスチャージ経路が形成されるから、急速にロウレベル
に引き抜かれる。

デコーダＹＤＣＲによって、選択信号ＹＯがハＡ ・イレベルになってカラムスイッチＭＯ３ＦＥＴＱ７が
オン状態にされ、上記データ線ＤＯが選ばれて共通デー
タ線ＣＤに結合されると、共通データ線ＣＤの電位も、
上記データ線ＤＯの電位に従ってロウレベルに引き抜か
れる。この共通データ線ＣＤにおいても、そのレベルが
上記ノアゲート回路Ｇ４のロジックスレッショルド電圧
ＶＬＩに達すると、その出力信号がロウレベルからハイ
レベルに変化して、それぞれに対応するＭＯＳ　Ｆ　Ｅ
ＴＱｌｌがオン状態にされる。この結果、ＭＯ３ＦＥＴ
Ｑ１１によるディスチャージ経路が形成されるから、共
通データ線ＣＤも急速にロウレベルに引き抜かれる。

なお、ワード線ＷＯの選択レベルに対してオフ状態にさ
れる記憶用ＭＯ３ＦＥＴＱｍ、又は記憶用Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｍそのものが結合されていないデータ線
Ｄ１等においては、上記プリチャージレベルｖＰを維持
する。このため、上記ノアゲート回路Ｇ２が実質的にイ
ンバータ回路としての動作を行うが、そのデータ線ＤＩ
が上記ロジックスレッショルド電圧ＶＬＩよりハイレベ
ルのプリチャージレベル■Ｐを維持されているため、そ
の出力信号をロウレベルにする。この結果、ＭＯ３ＦＥ
ＴＱ５がオフ状態を維持する。これによって、データ線
Ｄ１はプリチャージレベルｖＰを維持するものとなる。

したがって、デコーダ回路ＹＤＣＲによって上記のよう
なプリチャージレベル■Ｐを維持するデータ線Ｄ１等が
選択された場合、共通データ線ＣＤにおいても、同様に
ノアゲート回路Ｇ４の出力信号がロウレベルになってＭ
Ｏ３ＦＥＴＱＩＩがオフ状態にされるため、プリチャー
ジレベルｖＰを維持するものとなる。

上記タイミング信号φのロウレベルに応じて反転のタイ
ミング信号φがハイレベルになり、第１図のクロックド
インバータ回路ＣＮＩが動作状態に、クロックドインバ
ータ回路ＣＮ２が非動作状態（出力ハイインピーダンス
状態）になる。上記クロックドインバータ回路ＣＮＩの
ロジックスレッショルド電圧ＶＬ２は、約Ｖｃｃ／２の
中点電位付近に設定されている。上記データ線ＤＯない
しＤｎ及び共通データ線ＣＤに設けられる正帰還回路に
よって、ディスチャージ動作が高速に行われるため、ロ
ウレベルの読み出しを高速に行うことができ、インバー
タ回路Ｎ４を介して読み出し信号が出力される。言い換
えるならば、上記正帰還回路が設けられない場合、同図
に点線で示すようにディスチャージ動作が記憶用ＭＯ３
ＦＥＴＱｍのみによって行われるため、上記ロジックス
レッショルド電圧ＶＬ２に達するまでの時間が長くされ
る。これに対して、上記のような正帰還回路を設けるこ
とによって、時間ＴＤだけ読み出し時間を速くできるも
のとなる。

なお、タイミング信号φがロウレベルからハイレベルに
変化すると、再び上記同様なプリチャージ動作が行われ
る。このとき、上記ラッチ回路の入力用のクロックドイ
ンバータ回路ＣＮＩが非動作状態になり、帰還用のクロ
ックドインバータ回路ＣＮ２が動作状態になるため、上
記読み出された信号が保持される。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）プリチャージされた信号線をディスチャージする
か否かにより信号の伝達を行うダイナミック方式の信号
伝達経路に、上記信号線の信号を受ける出力回路のロジ
ックスレッショルド電圧よりプリチャージ電位側にシフ
トされたロジックスレッショルド電圧を持ち、信号線の
ディスチャージ期間において実質的に動作状態にされ、
上記信号線に伝えられる信号を増幅する正帰還回路を設
けることによって、ディスチャージされるべき信号線の
ディスチャージ動作が助長される結果、信号伝達速度を
速くできる。上記ダイナミック方式の信号の伝達速度は
、ディスチャージ時間ににより決定されるから信号伝達
速度の高速化を実現できるという効果が得られる。

（２）上記（１）により、信号線に伝達すべき信号を形
成する記憶用ＭＯ３ＦＥＴや、ドライバ回路を構成する
素子サイズを小さくできるから、高集積化が図られると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、正帰還回路は
、第３図に示すように、ノアゲート回路に代え、インバ
ータ回路Ｎｌとその出力信号を受けるＭＯ３ＦＥＴＱＩ
　２及びその実質的な動作制御を行うＭＯ３ＦＥＴＱＩ
　３から構成されてもよい。すなわち、ＭＯＳＦＥＴＱ
１３は、上記ディスチャージ動作の助長を行うＭＯ３Ｆ
ＥＴＱＩ　２に対して直列に設けられ、反転のタイミン
グ信号φによって、プリチャージ期間のときにオフ状態
にされる。これによって、反転タイミング信号φがロウ
レベルにされるプリチャージ期間のとき、インバータ回
路Ｎ１の出力信号に無関係に、言い換えるならば、例え
ＭＯＳＦＥＴＱ１２のオン状態にされていてもディスチ
ャージ経路が形成されないから、それが設けられるデー
タ線Ｄｉや共通データ線ＣＤのプリチャージ動作を行う
ことができる。この実施例の正帰還回路は、インバータ
回路Ｎ１を構成する２つのＭＯＳＦＥＴ及びＭＯ３ＦＥ
ＴＱＩ　２とＧ１３からなる合計４個と比較的少ない数
のＭＯＳＦＥＴから構成できる。上記正帰還回路におけ
るディスチャージ経路を構成するＭＯＳＦＥＴとして、
ＰチャンネルＭＯ３ＦＥＴを用いた場合には、増幅回路
は非反転増幅回路を用いるものすればよい。例えば、第
１図において、ＭＯＳＦＥＴＱ４ないしＧ６及びＱｌｌ
をＰチャンネルＭＯＳ　Ｆ　ＥＴを用いる場合、オアゲ
ート回路により制御するようにすればよい。

また、第１図において、プリチャージＭＯ３ＦＥＴは、
それぞれＰチャンネルＭＯ３ＦＥＴにより構成するもの
であってもよい。また、ノアゲート回路及び他の周辺回
路は、０Ｍ０３回路の他、ＮチャンネルＭＯＳＦＥＴ又
はＰチャンネルＭＯ３ＦＥＴのみによって構成するもの
であってもよい。また、カラムスイッチ回路は、特に必
要とされるものではない。例えば、ＰＬＡ　（プログラ
マブル・ロジック・アレイ）を構成するオア（ＯＲ）又
はアンド（Ａ　Ｎ　Ｄ）アレイに適用する場合、上記メ
モリアレイＭ−ＡＲＹのデータ線の信号は上記インバー
タ回路を含む増幅回路を介して次段のアンド又はオアア
レイの入力線（ワード線）に伝えられる。

この発明は、上記のような半導体記憶装置の他、マイク
ロコンピュータ等のような各種情報処理装置におけるダ
イナミック方式（プリチャージ方式）を採っているバス
ライ・ンを持つものに広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、プリチャージされた信号線をディスチャー
ジするか否かにより信号の伝達を行うダイナミック方式
の信号伝達経路に、上記信号線の信号を受ける出力回路
のロジックスレッショルド電圧よりプリチャージ電位側
にシフトされたロジックスレッショルド電圧を持ち、信
号線のディスチャージ期間において実質的に動作状態に
され、上記信号線に伝えられる信号を増幅する正帰還回
路を設けることによって、ディスチャージされるべき信
号線のディスチャージ動作が助長される結果信号伝達速
度を速くできる。

【図面の簡単な説明】

第１図は、この発明が適用されたマスクＲＯＭの一実施
例を示す回路図、 第２図は、その動作の一例を示す波形図、第３図は、こ
の発明に係る正帰還回路の他の一実施例を示す回路図で
ある。 ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｘアド
レスデコーダ、Ｍ−ＡＲＹ・・メモリアレイ、ＣＷＳ・
・カラムスイッチ回路、Ｇ１−Ｇ４・・ノアゲート回路
、Ｎ１．Ｎ４・・インバータ回路、ＣＮＩ、ＣＮ２　・
・クロックドインバータ回路 第１図 ０ＬＩＴ 第２図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、プリチャージ手段が設けられた信号線と、上記信号
   線の信号を受ける出力回路のロジックスレッショルド電
   圧よりプリチャージ電位側にシフトされたロジックスレ
   ッショルド電圧を持ち、信号線のディスチャージ期間に
   おいて実質的に動作状態にされ、上記信号線に伝えられ
   る信号を増幅する正帰還回路とを含むことを特徴とする
   半導体集積回路装置。 ２、上記正帰還回路は、上記プリチャージ電位側にシフ
   トされたロジックスレッショルド電圧を持つ反転増幅回
   路と、この反転増幅回路の出力信号がゲートに供給され
   、上記信号線と回路の基準電位点との間に設けられるス
   イッチＭＯＳＦＥＴとを含むものであることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記信号線は、記憶情報に従ってワード線の選択レ
   ベルに対して高いしきい値電圧か低いしきい値電圧かを
   持つようにされた記憶素子が結合されるデータ線及びカ
   ラムスイッチ回路を介して上記データ線が共通に結合さ
   れる共通データ線であることを特徴とする特許請求の範
   囲第１又は第２項記載の半導体集積回路装置。