JPS63136396A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成された横型レシオレスＲＯＭ（リード・オンリー
・メモリ）に利用して有効な技術に関するものである。

〔従来の技術〕

ワード線とデータ線との交叉点に記憶情報に従って記憶
用ＭＯＳＦＥＴを形成する横型マスクＲＯＭが公知であ
る（例えば、産報出版■、１９７７年９月３０日付ｒＩ
Ｃメモリの使い方Ｊ新田松雄、大表良−共著、頁７３〜
頁７６参照）。

このマスク型ＲＯＭは、例えば、ワード線とデータ線と
の交叉点にＭＯＳ　Ｆ　ＥＴのゲート絶縁膜を厚く形成
して正常に動作しないＭＯＳ　Ｆ　ＥＴかあるいはゲー
ト絶縁膜を薄く形成して正常に動作するＭＯＳＦＥＴを
形成することによって、記憶情報を書込むものである。

〔発明が解決しようとする問題点〕

記憶情報の読み出し信号が記憶用ＭＯＳ　Ｆ　ＥＴと負
荷手段とのコンダクタンスのレシオによらないで、予め
プリチージされたデータ線の電位を記憶用ＭＯＳＦＥＴ
によってディスチャージするか否かで形成されるレシオ
レス（ダイナミック型）ＲＯＭにおいては、回路の簡素
化や低消費電力化が図られる。

しかしながら、第３図に示すように、データ線の電位か
はｙ′電源電圧のようなプリチャージ電圧ｖｐからはソ
゛電源電圧の中点電圧付近に設定されたセンスアンプＳ
Ａのロジックスレッショルド電圧ＶＬに達しないとロウ
レベルの読み出し信号が出力されない。上記データ線は
多数の記憶用ＭＯＳＦＥＴが結合されることによって比
較的大きな寄生容量を持ち、かつ１つの記憶素子は大記
憶容量化のために比較的小さなサイズ（コンダクタンス
）を持つようにされるため、上記ロウレベルの読み出し
に要する時間ＴＤが長くされることによって読み出し動
作が遅くされてしまう。

この発明の目的は、動作の高速化を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、レシオレス方式のＲＯＭにおいて、データ線
にプリチャージＭＯＳ　Ｆ　ＥＴと、その入力端子が結
合されるとともに、プリチャージ動作のときに人力と出
力とが短絡されたインバータ回路とを設けてデータ線の
プリチャージレベルを上記インバータ回路のロジックス
レッショルド電圧付近に設定するものである。

〔作　用〕

上記した手段によれば、データ線のプリチャージレベル
が、インバータ回路のロジックスレッショルド電圧より
微小レベルだけ大きく設定できるためロウレベルの読み
出しを高速に行うことができる。

〔実施例〕

第１図には、この発明に係る横型ＲＯＭの一実施例の回
路図が示されている。

同図の各回路素子は、特に制限されないが、公知のＣＭ
Ｏ５集積回路の製造技術によって、単結晶シリコンのよ
うな半導体基板上において形成される。特に制限されな
いが、集積回路は、単結晶Ｐ型シリコンからなる半導体
基板に形成される。

ＮチャンネルＭＯＳＦＥＴは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース領域と
ドレイン領域との間の半導体基板表面に薄い厚さのゲー
ト絶縁膜を介して形成されたポリシリコンからなるよう
なゲート電極から構成される。ＰチャンネルＭＯ５ＦＥ
Ｔは、上記半導体基板表面に形成されたＮ型ウェル領域
に形成される。これによって、半導体基板は、その上に
形成された複数のＮチャンネルＭＯＳＦＥＴの共通の基
板ゲートを構成し、回路の接地電位の印加される基準電
圧端子に結合される。Ｎ型ウェル領域は、その上に形成
されたＰチャンネルＭＯＳＦＥＴの基板ゲートを構成す
る。ＰチャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ
型ウェル領域は、電源端子Ｖｃｃに結合される。同図に
おいて、ＰチャンネルＭＯＳＦＥＴは、ＭＯＳＦＥＴＱ
Ｉのようにそのチャンネル部分に矢印が付されることに
よって、ＮチャンネルＭＯＳＦＥＴＱ４等と区別される
。

メモリアレイＭ−ＡＲＹは、その代表として例示的に示
されている複数のワードＨＷＯ，Ｗｌ・・・及びデータ
線（ディジット線又はビット線）ＤＯ，ＤＩ・・・Ｄｎ
と、これらのワード線とデータ線との交叉点に記憶情報
に従って選択的に設けられた記憶用ＭＯＳＦＥＴＱｍと
により構成される。同図において、例示的に示された記
憶用ＭＯＳＦＥＴＱｍは、そのしきい値電圧がワード線
の選択レベルでオン状態にされるものであり、上記ワー
ド線の選択レベルに対してオフ状態か又はそのゲート又
はドレインがワード線又はデータ線に接続されない記憶
用ＭＯＳ　Ｆ　ＥＴは省略され、図示されていない。

上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れた記憶用ＭＯＳＦＥＴＱｍは、そのゲートがそれぞれ
対応するワード線ｗｏ、ｗｉ等に接続される。同じ列に
配置された記憶用ＭＯＳＦＥＴＱｍは、そのドレインが
それぞれ対応するデータ線Ｄｏ、Ｄ！・・・Ｄｎ等に接
続される。特に制限されないが、これらの記憶用ＭＯＳ
　Ｆ　ＥＴＱｍは、Ｎチャンネル間Ｏ３ＦＥＴで構成さ
れ、Ｐ型基板上に形成される。

上記各データ１ＤＯ１Ｄ１・・・Ｄｎ等と電源電圧Ｖｃ
ｃとの間には、それぞれＰチャンネルＭＯ３Ｆ　ＥＴＱ
　１〜Ｑ３により構成されたプリチャージＭＯＳＦＥＴ
が設けられる。これらのＭＯＳＦＥＴＱ１〜Ｑ３のゲー
トには、タイミング信号φが供給される。これらのプリ
チャージＭＯＳＦＥＴＱＩ〜Ｑ３は、タイミング信号φ
がロウレベル（回路の接地電位）にされたときオン状態
にされ、上記それぞれのデータ線Ｄｏ、ＤＩ・・・Ｄｎ
に電源電圧Ｖｃｃを供給する。

また、各データ線ＤＯ１Ｄ１・・・Ｄｎには、特に制限
されないが、ＣＭＯＳインバータ回路Ｎ１〜Ｎ３の入力
端子が結合される。これらの各インバータ回路Ｎ１〜Ｎ
３の入力と出力との間には、特に制限されないが、Ｐチ
ャンネルＭＯＳ　Ｆ　ＥＴＱ４〜Ｑ６が設けられる。こ
れらのＭＯＳＦＥＴＱ４〜Ｑ６のゲートには、上記タイ
ミング信号φが共通に供給される。すなわち、上記各イ
ンバータ回路Ｎ１〜Ｎ３は、上記タイミング信号φがロ
ウレベルにされるプリチャージ期間において入力と出力
が短絡状態にされる。これによって、データ線ＤＯＳＤ
ｉ・・・Ｄｎの電位は、上記インバータ回路Ｎ１〜Ｎ３
のロジックスレッショルド電圧ｖＬより微小電圧だけ高
い電位に設定される。

すなわち、データｖＡＤＯに着目して説明すると、プリ
チャージ動作においては、プリチャージ用のＭＯＳＦＥ
ＴＱＩには上記短絡用のＭＯＳＦＥＴＱ４と上記インバ
ータ回路Ｎ１を構成するＰチャンネルとが並列に接続さ
れる。これによって、インバータ回路Ｎ１を構成するＮ
チャンネル間Ｏ３ＦＥＴに対してＰチャンネル側のＭＯ
ＳＦＥＴの合成コンダクタンスが大きくされる。それ故
、上記インバータ回路Ｎｌを構成するＮチャンネル間Ｏ
３ＦＥＴとＰチャンネルＭＯＳ　Ｆ　ＥＴとのコンダク
タンス比によって定まるロジックスレッショルド電圧Ｖ
Ｌに対して、上記データｖＡＤＯのプリチャージ電圧は
微小電圧だけハイレベル側に偏倚するものとなる。この
ことは、他のデータ［ＤｌないしＤｎにおいても同様で
ある。

上記各インバータ回路Ｎ１ないしＮ３の出力端子は、特
に制限されないが、カラムスイッチ回路ＣＳＷを構成す
るＮチャンネルＭＯＳＦＥＴＱ７〜Ｑ９を介して共通デ
ータ線ＣＤに接続される。

ＸアドレスデコーダＸＤＣＲは、相補アドレス信号ａｘ
を解読して、上記ワード線ＷＯ１Ｗｌ・・・の中から１
つのワード線を選択状態にさせる選択信号を形成して、
それを対応するワード線に伝える。

ＹアドレスデコーダＹＤＣＲは、相補アドレス信号ａｙ
を解読して、上記データ線ＤＯ１ＤＩ・・・Ｄｎの中か
ら１つのデータ線を選択する選択信号を形成して、上記
カラムスイッチ回路Ｃ８Ｗを構成するＭＯＳＦＥＴＱ７
〜Ｑ９のゲートに伝える。

共通データ線ＣＤは、特に制限されないが、次のラッチ
回路（兼増幅回路）が設けられる。上記共通データ線Ｃ
Ｄは、クロックドインバータ回路ＣＮＩの入力端子に結
合される。このクロックドインバータ回路ＣＮＩの出力
信号は、インバータ回路Ｎ４の入力端子に結合される。

このインバータ回路Ｎ４の出力信号は、クロックドイン
バータ回路ＣＮ２を介して、その入力端子に帰還される
。

上記クロックドインバータ回路ＣＮＩは、タイミング信
号φにより動作状態にされ、クロックドインバータ回路
ＣＮＩは、その反転タイミング信号φにより動作状態に
される。これにより、タイミンク信号φがハイレベルに
されるメモリアレイＭ−ＡＲ’Ｙからの読み出し期間に
おいて、上記クロックドインバータ回路ＣＮＩが動作状
態にされて選択されたデータ線からの読み出し信号の取
り込みを行う、また、タイミング信号φがロウレベル（
反転タイミング信号φがハイレベル）のプリチャージ期
間において上記クロックドインバータ回路ＣＮ２が動作
状態になって、上記の読み出し信号の保持動作を行う。

なお、複数ビットの単位での読み出し動作を行う場合、
上記メモリアレイＭ−ＡＲＹ及びその周辺回路が複数組
設けられる。この場合、アドレスデコーダは、メモリア
レイＭ−ＡＲＹの配置に応じて共通化できるものである
。また、１つのメモリアレイＭ−ＡＲＹから複数のビッ
トの単位での読み出しを行うようにするものであっても
よい。

この場合には、１つのメモリアレイＭ−ＡＲＹに対して
複数の共通データ線が設けられ、カラムスイッチ選択信
号は、上記複数の共通データ線に対応した数のカラムス
イッチＭＯＳ　Ｆ　ＥＴに対して共通に供給される。

この実施例回路の動作の一例を第２図のタイミング図に
従って説明する。

タイミング信号φがロウレベルのとき、プリチャージ期
間とされる。すなわち、上記タイミング信号φのロウレ
ベルによって、プリチャージＭＯＳＦＥＴＣｌないしＱ
３がオン状態になる。また、このとき、データ線ＤＯ１
Ｄ１・・・Ｄｎに設けられるインバータ回路Ｎ　１−Ｎ
　３の入力と出力とが前述のように短絡される。したが
って、上記データ線Ｄｏ、ＤＩ・・・Ｄｎのプリチャー
ジレベルＶＰは、インバータ回路Ｎ１〜Ｎ３のロジック
スレッショルド電圧ＶＬに対して前述のように微小電圧
だけ高くされる。

このとき、各デコーダ回路ＸＤＣＲ，ＹＤＬ、Ｒの全出
力信号がロウレベルなってワード線及びカラム選択線を
非選択状態にさせる。上記ワード線ＷＯ１Ｗ１等が非選
択状態にされることによって、記憶用ＭＯＳＦＥＴＱｍ
は全てオフ状態にされる。

したがって、データ線ＤＯ１Ｄ１・・・Ｄｎ等のプリチ
ャージレベル■Ｐは、上述のようにインバータ回路Ｎ１
ないしＮ３を構成するＮチャンネルＭＯＳＦＥＴのコン
ダクタンスと、そのＰチャンネルＭＯＳＦＥＴ及び上記
短絡用ＭＯＳＦＥＴＱ４ないしＱ６及びプリチャージＭ
ＯＳＦＥＴＱＬないしＱ３からなるＰチャンネルＭＯＳ
　Ｆ　ＥＴの合成コンダクタンスとの比に応じた上述の
ようなレベルにされる。

読み出し期間において、デコーダＸＤＣＲは１つのワー
ド線、例えばＷをハイレベルの選択レベルにする。この
実施例では、特に制限されないが、上記１つのワード線
Ｗがハイレベルの選択レベルにされた後に、上記タイミ
ング信号φがロウレベルに変化される。この理由は、上
述のようにプリチャージレベルｖＰが、インバータ回路
Ｎ１のロジックスレッシ３ルド電圧ＶＬに対して微小電
圧だけ高（されているため、選択されたワード線Ｗに対
応した記憶用ＭＯＳＦＥＴＱｍがオフ状態か又は記憶用
ＭＯＳＦＥＴが結合されていないとき、上記プリチャー
ジレベルｖＰに維持されるべきデータ線りの電位が、リ
ーク電流等により低下して誤動作する虞れがある。そこ
で、ワード線Ｗが選択レベルにされるまで上記プリチャ
ージレベルを維持させておくものである。このとき、選
択されたワード線Ｗに結合された記憶用ＭＯＳＦＥＴＱ
ｍがオン状態なら、上記プリチャージレベルＶＰをロジ
ックスレフシチルド電圧ＶＬに向かって低下させる（微
小電圧であるので同図では省略されている）。

上記タイミング信号φのハイレベルにより、プリチャー
ジＭＯＳＦＥＴＱＩないしＱ３及び短絡用ＭＯＳ　Ｆ　
ＥＴＱ　４ないしＱ６はオフ状態にされる。これにより
、インバータ回路Ｎ１ないしＮ３は、そのロジックスレ
ッシ９ルド電圧ＶＬを基準にした増幅動作を開始する。

これと同時に、選択されたワード線Ｗにオン状態にされ
る記憶用ＭＯＳＦＥＴＱｍが結合されている場合、その
データ線りの電位（インバータ回路Ｎ１ないしＮ３の入
力信号Ｎ１ｎ）は、上記ＭＯＳＦＥＴＱｍを通してディ
スチャージが開始されることによって低下する。このデ
ィスチャージ動作により、データ線りの電位は、極短い
時間でロジックスレッショルド電圧ＶＬに達する。これ
により、このようにディスチャージがなされるデータ、
ｌＤに入力が結合されるインバータ回路（Ｎｌ・・・Ｎ
３）の出力電圧Ｎｏｕｔは、高速に上記プリチャージレ
ベルｖＰからハイレベルに変化する。

また、選択されたワード線Ｗにオフ状態にされる記憶用
ＭＯＳＦＥＴＱｍ、、又は記憶用ＭＯＳＦＥＴそのもの
が結合されていない場合、そのデータ線りの電位（イン
バータ回路Ｎ１ないしＮ３の入力信号Ｎ１ｎ）は、プリ
チャージレベルＶＰを維持する。このようにプリチャー
ジレベルＶＰに維持されるデータ線りに入力が結合され
るインバータ回路（Ｎｌ・・・Ｎ３）の出力電圧Ｎｏｕ
ｔは、次の動作サイクルに示すように高速に上記プリチ
ャージレベルｖＰからロウレベルに変化する。

これによって、タイミング信号φがハイレベルにされる
読み出し期間は、同図に示すような時間必要とせず、少
なくとも上記ディスチャージされるべきデータ線の電位
が上記ロジックスレッショルド電圧ＶＬに達するまでの
極短い時間にすることも可能となる。

なお、上記各データ線ＤＯ１Ｄ１・・・Ｄｎにそれぞれ
設、けられるインバータ回路Ｎ１ないしＮ３の上述のよ
うな出力信号は、その１つがカラムスイッチ回路を介し
て出力用のラッチ回路に取り込まれる。すなわち、図示
しないが、上記タイミング信号φのハイレベルにより、
第１図のクロックドインバータ回路ＣＮＩが動作状態に
、クロックドインバータ回路ＣＮ２が非動作状態（出力
ハイインピーダンス状Ｌｉ）になるため、インバータ回
路Ｎ４の入力には、クロックドインバータ回路ＣＮＩを
介して上記選択されたデータ線に結合されたインバータ
回路の出力信号が供給される。

そして、タイミング信号φがハイレベルからロウレベル
に変化すると、再び上記同様なプリチャージ動作が行わ
れる。このとき、上記ラッチ回路の入力用のクロックド
インバータ回路ＣＮＩが非動作状態になり、帰還用のク
ロ７クドインバータ回路ＣＮ２が動作状態になるため、
上記読み出された信号が保持される。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）レシオレス方式のＲＯＭにおいて、データ線にプ
リチャージＭＯＳＦＥＴと、その入力端子が結合される
とともに、プリチャージ動作のときに入力と出力とが短
絡されたインバータ回路とを設けてデータ線のプリチャ
ージレベルを上記インバータ回路のロジックスレッショ
ルド電圧付近に設定することにより、ロウレベルの読み
出しを高速に行うことができる。ＲＯＭの読み出しサイ
クルは上記ロウレベルの読み出し時間により決定される
から読み出しサイクルの高速化を実現できるという効果
が得られる。

伐）データ線のプリチャージレベルを、その読み出し信
号の増幅動作を行うインバータ回路のロジックスレッシ
ョルド電圧を基準にして、プリチャージＭＯＳＦＥＴ等
により微小電圧だけ高くするものである。これにより、
上記ロジックスレッショルド電圧にプロセスバラツキが
生じても、これに応じて相対的に変化したプリチャージ
レベルを得ることができるため、所望の動作マージンを
確保することができるという効果が得られる。

以上木発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で榎々変更可
能であることはいうまでもない０例えば、第１図におい
て、プリチャージＭＯＳＦＥＴ及び短絡用（７）ＭＯＳ
　Ｆ　ＥＴは、それぞれＮチャンネルＭＯＳＦＥＴによ
り構成するものであってもよい、また、インバータ回路
は、他の周辺回路は、ＣＭＯ５回路の他、Ｎチャンネル
ＭＯＳＦＥＴ又はＰチャンネルＭＯＳ　Ｆ　ＥＴのみに
よって構成するものであってもよい。なお、上記のよう
にＮチャンネルＭＯＳＦＥＴ又はＰチャンネルＭＯＳＦ
ＥＴのように単一導電型のＭＯＳＦＥＴにより構成され
る場合、記憶用ＭＯ３ＦＰ、Ｔもそれに応じたＭＯＳＦ
ＥＴが用いられることはいうまでもない。また、カラム
スイッチ回路は、特に必要とされるものではない。例え
ば、ＰＬＡ（プログラマブル・ロジック・アレイ）を構
成するオア（ＯＲ）又はアンド（ＡＮＤ）アレイに適用
する場合、上記メモリアレイＭ−ＡＲＹのデータ線の信
号は上記インバータ回路を含む増幅回路を介して次段の
アンド又はオアアレイの入力線（ワード線）に伝えられ
る。

この発明は、マイクロコンピュータ等のような各種情報
処理装置を構成する半導体集積回路装置に内蔵されるＲ
ＯＭ、マイクロプログラムＲＯＭ。

ＰＬＡ又は単独の半導体記憶装置としてのＲＯＭとして
広く利用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、レシオレス方式のＲＯＭにおいて、データ
線にプリチャージＭＯＳＦＥＴと、その入力端子が結合
されるとともに、プリチャージ動作のときに入力と出力
とが短絡されたインバータ回路とを設けてデータ線のプ
リチャージレベルを上記インバータ回路のロジックスレ
ッショルド電圧付近に設定することにより、ロウレベル
の読み出しを高速に行うことができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作の一例を示すタイミング図、第３図は、従来
の読み出し動作の一例を説明するためのタイミング図で
ある。 ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアド
レスデコーダ、Ｍ−ＡＲＹ・・メモリアレイ、ＣＷＳ・
・カラムスイッチ回路、Ｎ１〜Ｎ４・・インバータ回路
、ＣＮＩ、ＣＮ２・・クロックドインバータ回路 ｗ！１１　図 ＵＴ 第２図 第　３　図 ｉ工。！

Claims (1)

1. 【特許請求の範囲】 １、プリチャージされたデータ線の電位を記憶情報に従
   って選択的にディスチャージさせる記憶素子と、上記デ
   ータ線に設けられたプリチャージＭＯＳＦＥＴと、上記
   データ線に入力端子が結合されたインバータ回路と、上
   記プリチャージ動作のときに上記インバータ回路の入力
   と出力とを結合させるスイッチＭＯＳＦＥＴとを含むこ
   とを特徴とする半導体記憶装置。 ２、上記インバータ回路の出力信号はカラム選択回路を
   介して増幅回路を構成するインバータ回路に供給される
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。 ３、上記プリチャージ動作は、ワード線が実質的に選択
   レベルにされた後に終了されるものであることを特徴と
   する特許請求の範囲第１又は第２項記載の半導体記憶装
   置。