JPH09231768A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09231768A JPH09231768A JP8033875A JP3387596A JPH09231768A JP H09231768 A JPH09231768 A JP H09231768A JP 8033875 A JP8033875 A JP 8033875A JP 3387596 A JP3387596 A JP 3387596A JP H09231768 A JPH09231768 A JP H09231768A
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Abstract
(57)【要約】
【課題】チップ面積，消費電力を増大させることなくデ
ータの書換え，書込み時間を短縮する。 【解決手段】データの書込み（書換えも含む）動作時
に、メモリセルＭＣに供給する高電位側電源電位Ｖｄｄ
２を、書込みバッファ回路１ａ，１ｂ等を含む周辺回路
に常時供給されている高電位側電源電位Ｖｄｄより所定
のレベルより低くし、低電位側電源電位Ｖｇ２を、周辺
回路への低電位側電源電位ＧＮＤより所定のレベルだけ
高くして供給し、データの書込み動作時以外では高電位
側電源電位Ｖｄｄ及び低電位側電源電位（ＧＮＤ）をそ
のまま供給するセル電源電位制御回路２を設ける。メモ
リセルＭＣの記憶ノードＮ１，Ｎ２のデータ書換え時の
電圧振幅を小さくする。
ータの書換え，書込み時間を短縮する。 【解決手段】データの書込み（書換えも含む）動作時
に、メモリセルＭＣに供給する高電位側電源電位Ｖｄｄ
２を、書込みバッファ回路１ａ，１ｂ等を含む周辺回路
に常時供給されている高電位側電源電位Ｖｄｄより所定
のレベルより低くし、低電位側電源電位Ｖｇ２を、周辺
回路への低電位側電源電位ＧＮＤより所定のレベルだけ
高くして供給し、データの書込み動作時以外では高電位
側電源電位Ｖｄｄ及び低電位側電源電位（ＧＮＤ）をそ
のまま供給するセル電源電位制御回路２を設ける。メモ
リセルＭＣの記憶ノードＮ１，Ｎ２のデータ書換え時の
電圧振幅を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にスタティックＲＡＭ型の半導体記憶装置に関す
る。
し、特にスタティックＲＡＭ型の半導体記憶装置に関す
る。
【０００２】
【従来の技術】スタティックＲＡＭ型の半導体記憶装置
においては、メモリセルにデータを書込む際、既に記憶
されているデータのレベルを反転させることがしばしば
発生するため、メモリセルに書込み用のデータを供給す
る書込み用バッファ回路は、その駆動能力をメモリセル
より大きくするのが一般的である。
においては、メモリセルにデータを書込む際、既に記憶
されているデータのレベルを反転させることがしばしば
発生するため、メモリセルに書込み用のデータを供給す
る書込み用バッファ回路は、その駆動能力をメモリセル
より大きくするのが一般的である。
【０００３】このような半導体記憶装置の代表的な一例
（第１の例）の回路図を図５に示す。
（第１の例）の回路図を図５に示す。
【０００４】この半導体記憶装置は、トランジスタＱ
１，Ｑ２／Ｑ３，Ｑ４を含み入力端を互いに相手方の出
力端と接続してフリップフロップ回路を形成するＣＭＯ
Ｓ型の第１及び第２のインバータＩＶ１，ＩＶ２、並び
にこれらインバータＩＶ１，ＩＶ２それぞれの出力端
（Ｎ１，Ｎ２）にソース，ドレインのうちの一方を接続
し対応するワード線ＷＬが選択レベルのとき導通するト
ランスファスイッチ用のトランジスタＱ５，Ｑ６をそれ
ぞれ備え行方向，列方向にマトリクス状に配置された複
数の（図５では１個のみ表示）メモリセルＭＣと、これ
ら複数のメモリセルＭＣの各列それぞれと対応して設け
られ対応する列のメモリセルＭＣのトランジスタＱ５，
Ｑ６それぞれのソース，ドレインのうちの他方と接続し
てこれらメモリセルＭＣの書込み用のデータ及び読出し
データを伝達する複数の（図５では１対のみ表示）第１
及び第２のディジット線ＤＬ１，ＤＬ２と、これら複数
のディジット線ＤＬ１，ＤＬ２それぞれと対応して設け
られ、書込み動作時、書込みバッファ制御信号ＷＢＣに
従って活性化しディジット線ＤＬ１，ＤＬ２に書込み用
のデータ（Ｄｉｎ）を供給する書込みバッファ回路１
ａ，１ｂとを有し、複数のメモリセルＭＣ及び書き込み
バッファ回路１ａ，１ｂには、電源用端子ＴＭｐ，ＴＭ
ｇを介して、高電位側電源電位Ｖｄｄ及び接地電位の低
電位側電源電位ＧＮＤが電源として常時供給される構成
となっていた。
１，Ｑ２／Ｑ３，Ｑ４を含み入力端を互いに相手方の出
力端と接続してフリップフロップ回路を形成するＣＭＯ
Ｓ型の第１及び第２のインバータＩＶ１，ＩＶ２、並び
にこれらインバータＩＶ１，ＩＶ２それぞれの出力端
（Ｎ１，Ｎ２）にソース，ドレインのうちの一方を接続
し対応するワード線ＷＬが選択レベルのとき導通するト
ランスファスイッチ用のトランジスタＱ５，Ｑ６をそれ
ぞれ備え行方向，列方向にマトリクス状に配置された複
数の（図５では１個のみ表示）メモリセルＭＣと、これ
ら複数のメモリセルＭＣの各列それぞれと対応して設け
られ対応する列のメモリセルＭＣのトランジスタＱ５，
Ｑ６それぞれのソース，ドレインのうちの他方と接続し
てこれらメモリセルＭＣの書込み用のデータ及び読出し
データを伝達する複数の（図５では１対のみ表示）第１
及び第２のディジット線ＤＬ１，ＤＬ２と、これら複数
のディジット線ＤＬ１，ＤＬ２それぞれと対応して設け
られ、書込み動作時、書込みバッファ制御信号ＷＢＣに
従って活性化しディジット線ＤＬ１，ＤＬ２に書込み用
のデータ（Ｄｉｎ）を供給する書込みバッファ回路１
ａ，１ｂとを有し、複数のメモリセルＭＣ及び書き込み
バッファ回路１ａ，１ｂには、電源用端子ＴＭｐ，ＴＭ
ｇを介して、高電位側電源電位Ｖｄｄ及び接地電位の低
電位側電源電位ＧＮＤが電源として常時供給される構成
となっていた。
【０００５】次に、この半導体記憶装置のメモリセルＭ
Ｃへのデータの書込み（書換え）動作について、図６に
示されたタイミング図を併せて参照し説明する。メモリ
セルＭＣには、このデータの書込み（書換え）の前に記
憶ノードＮ１に高レベルのデータが記憶されており、こ
の記憶ノードＮ１を低レベルに書換える低レベル
（“Ｌ”）の入力データＤｉｎ（書込み用のデータ）が
入力されるものとし、また電源電圧を５Ｖとする。
Ｃへのデータの書込み（書換え）動作について、図６に
示されたタイミング図を併せて参照し説明する。メモリ
セルＭＣには、このデータの書込み（書換え）の前に記
憶ノードＮ１に高レベルのデータが記憶されており、こ
の記憶ノードＮ１を低レベルに書換える低レベル
（“Ｌ”）の入力データＤｉｎ（書込み用のデータ）が
入力されるものとし、また電源電圧を５Ｖとする。
【０００６】まず、ワード線ＷＬが高レベル（“Ｈ”）
の選択レベルになると、メモリセルＭＣのトランジスタ
Ｑ５，Ｑ６が導通し、インバータＩＶ１，ＩＶ２の出力
端がディジット線ＤＬ１，ＤＬ２と接続し、メモリセル
ＭＣは選択状態となる。次に、書込みバッファ制御信号
ＷＢＣが所定の期間低レベル（“Ｌ”）の活性化レベル
になると、書込みバッファ回路１ａ，１ｂはその期間に
活性化し、ディジット線ＤＬ１，ＤＬ２それぞれに低レ
ベル，高レベルのデータを対応して供給する。
の選択レベルになると、メモリセルＭＣのトランジスタ
Ｑ５，Ｑ６が導通し、インバータＩＶ１，ＩＶ２の出力
端がディジット線ＤＬ１，ＤＬ２と接続し、メモリセル
ＭＣは選択状態となる。次に、書込みバッファ制御信号
ＷＢＣが所定の期間低レベル（“Ｌ”）の活性化レベル
になると、書込みバッファ回路１ａ，１ｂはその期間に
活性化し、ディジット線ＤＬ１，ＤＬ２それぞれに低レ
ベル，高レベルのデータを対応して供給する。
【０００７】ディジット線ＤＬ１，ＤＬ２のデータは、
トランジスタＱ５，Ｑ６を介してインバータＩＶ１，Ｉ
Ｖ２の入力端に伝達され、このとき、書込みバッファ回
路１ａ，１ｂの駆動能力がインバータＩＶ１，ＩＶ２よ
り大きいので、ディジット線ＤＬ１からの低レベルで駆
動されるインバータＩＶ２のトランジスタＱ３はオフ、
Ｑ４はオンとなって記憶ノードＮ２は高電位側電源電位
Ｖｄｄ（５Ｖ）へ、ディジット線ＤＬ２からの高レベル
で駆動されるインバータＩＶ１のトランジスタＱ１はオ
ン、Ｑ２はオフとなって記憶ノードＮ１は低電位側電源
電位（接地電位）ＧＮＤへと変化する。すなわち、強制
的に書換えられる。
トランジスタＱ５，Ｑ６を介してインバータＩＶ１，Ｉ
Ｖ２の入力端に伝達され、このとき、書込みバッファ回
路１ａ，１ｂの駆動能力がインバータＩＶ１，ＩＶ２よ
り大きいので、ディジット線ＤＬ１からの低レベルで駆
動されるインバータＩＶ２のトランジスタＱ３はオフ、
Ｑ４はオンとなって記憶ノードＮ２は高電位側電源電位
Ｖｄｄ（５Ｖ）へ、ディジット線ＤＬ２からの高レベル
で駆動されるインバータＩＶ１のトランジスタＱ１はオ
ン、Ｑ２はオフとなって記憶ノードＮ１は低電位側電源
電位（接地電位）ＧＮＤへと変化する。すなわち、強制
的に書換えられる。
【０００８】この半導体記憶装置において、書込み（書
換え）動作時間ｔｗ３を短かくして動作速度を速くしよ
うとすると、書込みバッファ回路１ａ，１ｂの構成トラ
ンジスタのサイズを大きくしてその駆動能力を上げる必
要があり、結果として、チップ面積が増大し、ディジッ
ト線ＤＬ１，ＤＬ２に流れる電流が増大してノイズが発
生しやすく、また消費電力が増大する、という問題点が
生じ、高速化に限界がある。
換え）動作時間ｔｗ３を短かくして動作速度を速くしよ
うとすると、書込みバッファ回路１ａ，１ｂの構成トラ
ンジスタのサイズを大きくしてその駆動能力を上げる必
要があり、結果として、チップ面積が増大し、ディジッ
ト線ＤＬ１，ＤＬ２に流れる電流が増大してノイズが発
生しやすく、また消費電力が増大する、という問題点が
生じ、高速化に限界がある。
【０００９】これに対し、書込みバッファ回路１ａ，１
ｂの駆動能力を上げることなく書込み（書換え）動作速
度を高速化するようにした半導体記憶装置が提案されて
いる（例えば特開昭６０−３８７９６号公報参照）。こ
の高速化技術を適用した半導体記憶装置の一例（第２の
例）の回路図を図７に、そのタイミング図を図８に示
す。
ｂの駆動能力を上げることなく書込み（書換え）動作速
度を高速化するようにした半導体記憶装置が提案されて
いる（例えば特開昭６０−３８７９６号公報参照）。こ
の高速化技術を適用した半導体記憶装置の一例（第２の
例）の回路図を図７に、そのタイミング図を図８に示
す。
【００１０】この半導体記憶装置では、メモリセルを構
成するインバータＩＶ１，ＩＶ２のトランジスタＱ２，
Ｑ４それぞれのソースに、書込み制御信号ＷＣのレベル
に応じてオン，オフするパワースイッチ用のトランジス
タＱ７，Ｑ８を通して高電位側電源電位Ｖｄｄを供給す
るようにしてメモリセルＭＣｘとしている。
成するインバータＩＶ１，ＩＶ２のトランジスタＱ２，
Ｑ４それぞれのソースに、書込み制御信号ＷＣのレベル
に応じてオン，オフするパワースイッチ用のトランジス
タＱ７，Ｑ８を通して高電位側電源電位Ｖｄｄを供給す
るようにしてメモリセルＭＣｘとしている。
【００１１】このメモリセルＭＣｘに対しデータの書込
み（書換え）を行うには、まず、書込み制御信号ＷＣを
高レベル（“Ｈ”）にしてパワースイッチ用のトランジ
スタＱ７，Ｑ８をオフにし、次にワード線ＷＬを選択レ
ベル（“Ｈ”）にしてメモリセルＭＣｘの記憶ノードＮ
１，Ｎ２とディジット線ＤＬ１，ＤＬ２とを接続し、続
いて書込みバッファ制御信号ＷＢＣを活性化レベル
（“Ｌ”）にして書込みバッファ回路１ａ，１ｂを活性
化し、入力データＤｉｎをディジット線ＤＬ１，ＤＬ２
に供給する。このとき、インバータＩＶ１，ＩＶ２のト
ランジスタＱ２，Ｑ４のソースには高電位側電源電位Ｖ
ｄｄの供給がなく、フローティング状態となっているの
で、トランジスタＱ２，Ｑ４のうちのオン状態のトラン
ジスタ（図８ではＱ２）によって高電位側電源電位Ｖｄ
ｄとなっていた記憶ノード（Ｎ１）を急速に接地電位の
低電位側電源電位ＧＮＤまで下げることができ、書込み
（書換え）時間ｔｗ４を短かくすることができる。
み（書換え）を行うには、まず、書込み制御信号ＷＣを
高レベル（“Ｈ”）にしてパワースイッチ用のトランジ
スタＱ７，Ｑ８をオフにし、次にワード線ＷＬを選択レ
ベル（“Ｈ”）にしてメモリセルＭＣｘの記憶ノードＮ
１，Ｎ２とディジット線ＤＬ１，ＤＬ２とを接続し、続
いて書込みバッファ制御信号ＷＢＣを活性化レベル
（“Ｌ”）にして書込みバッファ回路１ａ，１ｂを活性
化し、入力データＤｉｎをディジット線ＤＬ１，ＤＬ２
に供給する。このとき、インバータＩＶ１，ＩＶ２のト
ランジスタＱ２，Ｑ４のソースには高電位側電源電位Ｖ
ｄｄの供給がなく、フローティング状態となっているの
で、トランジスタＱ２，Ｑ４のうちのオン状態のトラン
ジスタ（図８ではＱ２）によって高電位側電源電位Ｖｄ
ｄとなっていた記憶ノード（Ｎ１）を急速に接地電位の
低電位側電源電位ＧＮＤまで下げることができ、書込み
（書換え）時間ｔｗ４を短かくすることができる。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例では、メモリセルＭＣ及び書込み
バッファ回路１ａ，１ｂ等への電源が、電源端子ＴＭ
ｐ，ＴＭｇからの高電位側電源電位Ｖｄｄ及び低電位側
電源電位ＧＮＤに固定されているので、書込み（書換
え）動作時間を短かくするためには書込みバッファ回路
１ａ，１ｂの構成トランジスタのサイズを大きくして駆
動能力を上げる必要があり、このため、チップ面積や消
費電力が増大すると共にノイズが発生しやすくなって動
作の高速化が制限されるという問題点があり、第２の例
では、書込み（書換え）動作時、メモリセルＭＣｘへの
高電位側電源電位Ｖｄｄの供給を停止する構成となって
いるので、高電位側電源電位Ｖｄｄの影響を受けること
なく高速の書込み（書換え）動作を得ることができるも
のの、メモリセルＭＣｘの構成トランジスタ数が増大
し、チップ面積が増大するという問題点があり、また、
書込み（書換え）動作時のメモリセルＭＣｘの動作振幅
が電源電圧（Ｖｄｄ−ＧＮＤ＝Ｖｄｄ）とほぼ等しくな
るので、電源電圧が高いとその分、書込み（書換え）時
間が長くなり、動作速度が遅くなる、という問題点があ
る。
記憶装置は、第１の例では、メモリセルＭＣ及び書込み
バッファ回路１ａ，１ｂ等への電源が、電源端子ＴＭ
ｐ，ＴＭｇからの高電位側電源電位Ｖｄｄ及び低電位側
電源電位ＧＮＤに固定されているので、書込み（書換
え）動作時間を短かくするためには書込みバッファ回路
１ａ，１ｂの構成トランジスタのサイズを大きくして駆
動能力を上げる必要があり、このため、チップ面積や消
費電力が増大すると共にノイズが発生しやすくなって動
作の高速化が制限されるという問題点があり、第２の例
では、書込み（書換え）動作時、メモリセルＭＣｘへの
高電位側電源電位Ｖｄｄの供給を停止する構成となって
いるので、高電位側電源電位Ｖｄｄの影響を受けること
なく高速の書込み（書換え）動作を得ることができるも
のの、メモリセルＭＣｘの構成トランジスタ数が増大
し、チップ面積が増大するという問題点があり、また、
書込み（書換え）動作時のメモリセルＭＣｘの動作振幅
が電源電圧（Ｖｄｄ−ＧＮＤ＝Ｖｄｄ）とほぼ等しくな
るので、電源電圧が高いとその分、書込み（書換え）時
間が長くなり、動作速度が遅くなる、という問題点があ
る。
【００１３】本発明の目的は、チップ面積及び消費電力
が増大するのを抑えると共にノイズの発生を抑え、かつ
電源電圧の高い場合にも書込み（書換え）時間を短縮す
ることができる半導体記憶装置を提供することにある。
が増大するのを抑えると共にノイズの発生を抑え、かつ
電源電圧の高い場合にも書込み（書換え）時間を短縮す
ることができる半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、スタティック型の複数のメモリセルを備え、これら
複数のメモリセルのうちの選択されたメモリセルに対す
るデータの書込み動作時には、前記複数のメモリセルに
対し、これら複数のメモリセル以外の周辺回路に常時供
給される第１の高電位側電源電位より所定のレベルだけ
低くした第２の高電位側電源電位及び前記周辺回路に常
時供給される第１の低電位側電源電位より所定のレベル
だけ高くした第２の低電位側電源電位を供給し、前記複
数のメモリセルのうちの選択されたメモリセルに対する
データの書込み動作時以外には、前記複数のメモリセル
に対し、前記第１の高電位側電源電位及び低電位側電源
電位を供給するようにして構成される。
は、スタティック型の複数のメモリセルを備え、これら
複数のメモリセルのうちの選択されたメモリセルに対す
るデータの書込み動作時には、前記複数のメモリセルに
対し、これら複数のメモリセル以外の周辺回路に常時供
給される第１の高電位側電源電位より所定のレベルだけ
低くした第２の高電位側電源電位及び前記周辺回路に常
時供給される第１の低電位側電源電位より所定のレベル
だけ高くした第２の低電位側電源電位を供給し、前記複
数のメモリセルのうちの選択されたメモリセルに対する
データの書込み動作時以外には、前記複数のメモリセル
に対し、前記第１の高電位側電源電位及び低電位側電源
電位を供給するようにして構成される。
【００１５】また、入力端を互いに相手方の出力端に接
続してフリップフロップ回路を形成する第１及び第２の
インバータ、並びにこれら第１及び第２のインバータそ
れぞれの出力端にソース，ドレインのうちの一方を接続
し対応するワード線が選択レベルのとき導通するトラン
スファスイッチ用の第１及び第２のトランジスタをそれ
ぞれ備え行方向，列方向にマトリクス状に配置された複
数のメモリセルと、これら複数のメモリセルの各列それ
ぞれと対応して設けられ対応する列のメモリセルの第１
及び第２のトランジスタそれぞれのソース，ドレインの
うちの他方と接続してこれらメモリセルの書込み用のデ
ータ及び読出しデータを伝達する複数の第１及び第２の
ディジット線と、書込み動作時に前記複数の第１及び第
２のディジット線のうちの所定の第１及び第２のディジ
ット線に前記書込み用のデータを供給する書込みバッフ
ァ回路と、前記複数のメモリセルのうちの選択レベルの
ワード線によって選択されたメモリセルに対するデータ
の書込み動作時には、前記複数のメモリセルに対し、前
記書込みバッファ回路を含みかつ前記複数のメモリセル
以外の周辺回路に常時供給される第１の高電位側電源電
位より所定のレベルだけ低くした第２の高電位側電源電
位及び前記周辺回路に常時供給される第１の低電位側電
源電位より所定のレベルだけ高くした第２の低電位側電
源電位を供給し、前記複数のメモリセルのうちの選択さ
れたメモリセルに対するデータの書込み動作時以外に
は、前記複数のメモリセルに対し、前記第１の高電位側
電源電位及び低電位側電源電位を供給するセル電源電位
制御回路とを有して構成される。
続してフリップフロップ回路を形成する第１及び第２の
インバータ、並びにこれら第１及び第２のインバータそ
れぞれの出力端にソース，ドレインのうちの一方を接続
し対応するワード線が選択レベルのとき導通するトラン
スファスイッチ用の第１及び第２のトランジスタをそれ
ぞれ備え行方向，列方向にマトリクス状に配置された複
数のメモリセルと、これら複数のメモリセルの各列それ
ぞれと対応して設けられ対応する列のメモリセルの第１
及び第２のトランジスタそれぞれのソース，ドレインの
うちの他方と接続してこれらメモリセルの書込み用のデ
ータ及び読出しデータを伝達する複数の第１及び第２の
ディジット線と、書込み動作時に前記複数の第１及び第
２のディジット線のうちの所定の第１及び第２のディジ
ット線に前記書込み用のデータを供給する書込みバッフ
ァ回路と、前記複数のメモリセルのうちの選択レベルの
ワード線によって選択されたメモリセルに対するデータ
の書込み動作時には、前記複数のメモリセルに対し、前
記書込みバッファ回路を含みかつ前記複数のメモリセル
以外の周辺回路に常時供給される第１の高電位側電源電
位より所定のレベルだけ低くした第２の高電位側電源電
位及び前記周辺回路に常時供給される第１の低電位側電
源電位より所定のレベルだけ高くした第２の低電位側電
源電位を供給し、前記複数のメモリセルのうちの選択さ
れたメモリセルに対するデータの書込み動作時以外に
は、前記複数のメモリセルに対し、前記第１の高電位側
電源電位及び低電位側電源電位を供給するセル電源電位
制御回路とを有して構成される。
【００１６】また、セル電源電位制御回路を、書込みバ
ッファ回路から第１及び第２のディジット線に対し書込
み用のデータの供給を開始する前の所定のタイミングで
第１の高電位側電源電位及び低電位側電源電位から第２
の高電位側電源電位及び低電位側電源電位へと変化さ
せ、前記第１及び第２のディジット線に対する前記書込
み用のデータの供給終了後の所定のタイミングで前記第
２の高電位側電源電位及び低電位側電源電位から前記第
１の高電位側電源電位及び低電位側電源電位へと変化さ
せて、複数のメモリセルに供給する回路として構成され
る。
ッファ回路から第１及び第２のディジット線に対し書込
み用のデータの供給を開始する前の所定のタイミングで
第１の高電位側電源電位及び低電位側電源電位から第２
の高電位側電源電位及び低電位側電源電位へと変化さ
せ、前記第１及び第２のディジット線に対する前記書込
み用のデータの供給終了後の所定のタイミングで前記第
２の高電位側電源電位及び低電位側電源電位から前記第
１の高電位側電源電位及び低電位側電源電位へと変化さ
せて、複数のメモリセルに供給する回路として構成され
る。
【００１７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図１は本発明の第１の実施の形態を示す回
路図、図２はこの第１の実施の形態の動作を説明するた
めのタイミング図である。
路図、図２はこの第１の実施の形態の動作を説明するた
めのタイミング図である。
【００１９】この第１の実施の形態が図５及び図６に示
された従来の半導体記憶装置と相違する点は、書込みバ
ッファ制御信号ＷＢＣが活性化レベル（低レベル
“Ｌ”）になる前、及びワード線ＷＬが選択レベル（高
レベル“Ｈ”）になる前の所定のタイミングで低レベル
（“Ｌ”）から高レベル（“Ｈ”）へと変化し、書込み
バッファ制御信号ＷＢＣが非活性化レベルへと変化した
後、及びワード線ＷＬが非選択レベルへと変化した後の
所定のタイミングで高レベルから低レベルへと変化する
電源電位制御信号ＰＶＣが低レベルのときは、書込みバ
ッファ回路１ａ，１ｂを含みかつ複数のメモリセルＭＣ
（図１では１個のみ表示）以外の周辺回路への第１の高
電位側電源電位Ｖｄｄ及び低電位側電源電位（ＧＮＤ）
をそのまま、電源電位制御信号ＰＶＣが高レベルのとき
は、第１の高電位側電源電位Ｖｄｄより所定のレベルだ
け低した第２の高電位側電源電位Ｖｄｄ２、及び第１の
低電位側電源電位（ＧＮＤ）より所定のレベルだけ高く
した第２の低電位側電源電位Ｖｇ２を出力するセル電源
電位制御回路２を設け、このセル電源電位制御回路２の
出力電位を複数のメモリセルＭＣの電源電位として供給
するようにした点にある。
された従来の半導体記憶装置と相違する点は、書込みバ
ッファ制御信号ＷＢＣが活性化レベル（低レベル
“Ｌ”）になる前、及びワード線ＷＬが選択レベル（高
レベル“Ｈ”）になる前の所定のタイミングで低レベル
（“Ｌ”）から高レベル（“Ｈ”）へと変化し、書込み
バッファ制御信号ＷＢＣが非活性化レベルへと変化した
後、及びワード線ＷＬが非選択レベルへと変化した後の
所定のタイミングで高レベルから低レベルへと変化する
電源電位制御信号ＰＶＣが低レベルのときは、書込みバ
ッファ回路１ａ，１ｂを含みかつ複数のメモリセルＭＣ
（図１では１個のみ表示）以外の周辺回路への第１の高
電位側電源電位Ｖｄｄ及び低電位側電源電位（ＧＮＤ）
をそのまま、電源電位制御信号ＰＶＣが高レベルのとき
は、第１の高電位側電源電位Ｖｄｄより所定のレベルだ
け低した第２の高電位側電源電位Ｖｄｄ２、及び第１の
低電位側電源電位（ＧＮＤ）より所定のレベルだけ高く
した第２の低電位側電源電位Ｖｇ２を出力するセル電源
電位制御回路２を設け、このセル電源電位制御回路２の
出力電位を複数のメモリセルＭＣの電源電位として供給
するようにした点にある。
【００２０】次に、この第１の実施の形態のデータの書
込み動作について説明する。なお、書込み制御前、メモ
リセルＭＣには記憶ノートＮ１（Ｎ２）に高レベル（低
レベル）が記憶されているものとする。書込み動作に入
る前、電源電位制御信号ＰＶＣは低レベルとなってお
り、セル電源電位制御回路２からは、書込みバッファ回
路１ａ，１ｂ等の周辺回路に常時（ただし電源オンのと
き）供給されている第１の高電位側電源電位Ｖｄｄ（例
えば５Ｖ）及び低電位側電源電位（ＧＮＤ＝０Ｖ）がそ
のまま出力されメモリセルＭＣに供給されている。
込み動作について説明する。なお、書込み制御前、メモ
リセルＭＣには記憶ノートＮ１（Ｎ２）に高レベル（低
レベル）が記憶されているものとする。書込み動作に入
る前、電源電位制御信号ＰＶＣは低レベルとなってお
り、セル電源電位制御回路２からは、書込みバッファ回
路１ａ，１ｂ等の周辺回路に常時（ただし電源オンのと
き）供給されている第１の高電位側電源電位Ｖｄｄ（例
えば５Ｖ）及び低電位側電源電位（ＧＮＤ＝０Ｖ）がそ
のまま出力されメモリセルＭＣに供給されている。
【００２１】書込み動作に入ると、まず、電源電位制御
信号ＰＶＣが高レベルとなり、セル電源電位制御回路２
からは、第１の高電位側電源電位Ｖｄｄより所定のレベ
ルだけ低い第２の高電位側電源電位Ｖｄｄ２（例えば３
Ｖ）及び第１の低電位側電源電位（ＧＮＤ）より所定の
レベルだけ高い第２の低電位側電源電位Ｖｇ２（例えば
１Ｖ）が出力され、メモリセルＭＣに供給される。これ
に伴い、メモリセルＭＣの記憶ノードＮ１，Ｎ２のレベ
ルは、３Ｖ，１Ｖへと変化する。
信号ＰＶＣが高レベルとなり、セル電源電位制御回路２
からは、第１の高電位側電源電位Ｖｄｄより所定のレベ
ルだけ低い第２の高電位側電源電位Ｖｄｄ２（例えば３
Ｖ）及び第１の低電位側電源電位（ＧＮＤ）より所定の
レベルだけ高い第２の低電位側電源電位Ｖｇ２（例えば
１Ｖ）が出力され、メモリセルＭＣに供給される。これ
に伴い、メモリセルＭＣの記憶ノードＮ１，Ｎ２のレベ
ルは、３Ｖ，１Ｖへと変化する。
【００２２】次に、ワード線ＷＬが選択レベル
（“Ｈ”）となり、トランスファスイッチ用のトランジ
スタＱ５，Ｑ６が導通してメモリセルＭＣの記憶ノード
Ｎ１，Ｎ２がディジット線ＤＬ１，ＤＬ２と接続してメ
モリセルＭＣが選択状態となる。そして書込みバッファ
制御信号ＷＢＣが高レベルから低レベル（活性化レベ
ル）へと変化すると書込みバッファ回路１ａ，１ｂが活
性化し、書込みデータＤｉｎの低レベルがディジット線
ＤＬ１を介してメモリセルＭＣの記憶ノードＮ１に、高
レベルがディジット線ＤＬ２を介して記憶ノードＮ２に
供給され、メモリセルＭＣの記憶ノードＮ１を低レベ
ル、Ｎ２を高レベルに強制的に書換える。
（“Ｈ”）となり、トランスファスイッチ用のトランジ
スタＱ５，Ｑ６が導通してメモリセルＭＣの記憶ノード
Ｎ１，Ｎ２がディジット線ＤＬ１，ＤＬ２と接続してメ
モリセルＭＣが選択状態となる。そして書込みバッファ
制御信号ＷＢＣが高レベルから低レベル（活性化レベ
ル）へと変化すると書込みバッファ回路１ａ，１ｂが活
性化し、書込みデータＤｉｎの低レベルがディジット線
ＤＬ１を介してメモリセルＭＣの記憶ノードＮ１に、高
レベルがディジット線ＤＬ２を介して記憶ノードＮ２に
供給され、メモリセルＭＣの記憶ノードＮ１を低レベ
ル、Ｎ２を高レベルに強制的に書換える。
【００２３】このとき、メモリセルＭＣには、第１の高
電位側電源電位Ｖｄｄ（５Ｖ）より低い第２の高電位側
電源電位Ｖｄｄ２（３Ｖ）、及び第１の低電位側電源電
位（ＧＮＤ＝０Ｖ）より高い第２の低電位側電源電位Ｖ
ｇ２（１Ｖ）の電源が供給されているので、電源電圧
（Ｖｄｄ−ＧＮＤ＝５Ｖ）が高い場合でも、強制的に書
換えられる記憶ノードの電圧振幅が従来例より小さくな
り、書込みバッファ回路１ａ，１ｂの駆動能力を高くし
なくても書換え，書込み時間（ｔｗ）を速くすることが
できる。また、メモリセルＭＣの回路構成も従来の第１
の例と同一構成で済むので、チップ面積及び消費電力が
増大するのを抑えることができる。
電位側電源電位Ｖｄｄ（５Ｖ）より低い第２の高電位側
電源電位Ｖｄｄ２（３Ｖ）、及び第１の低電位側電源電
位（ＧＮＤ＝０Ｖ）より高い第２の低電位側電源電位Ｖ
ｇ２（１Ｖ）の電源が供給されているので、電源電圧
（Ｖｄｄ−ＧＮＤ＝５Ｖ）が高い場合でも、強制的に書
換えられる記憶ノードの電圧振幅が従来例より小さくな
り、書込みバッファ回路１ａ，１ｂの駆動能力を高くし
なくても書換え，書込み時間（ｔｗ）を速くすることが
できる。また、メモリセルＭＣの回路構成も従来の第１
の例と同一構成で済むので、チップ面積及び消費電力が
増大するのを抑えることができる。
【００２４】図３は本発明の第２の実施の形態を示す回
路図、図４はその動作を説明するためのタイミング図で
ある。
路図、図４はその動作を説明するためのタイミング図で
ある。
【００２５】この第２の実施の形態は、メモリセルＭＣ
ａの構成するインバータＩＶ１ａ，ＩＶ２ａの負荷素子
が抵抗素子Ｒ１，Ｒ２である半導体記憶装置に本発明を
適用したものである。この場合、メモリセルを構成する
インバータがＣＭＯＳ型のものに比べ動作速度は多少低
下するが、本発明を適用したことにより生じる効果は、
第１の実施の形態と同様であることは明白である。
ａの構成するインバータＩＶ１ａ，ＩＶ２ａの負荷素子
が抵抗素子Ｒ１，Ｒ２である半導体記憶装置に本発明を
適用したものである。この場合、メモリセルを構成する
インバータがＣＭＯＳ型のものに比べ動作速度は多少低
下するが、本発明を適用したことにより生じる効果は、
第１の実施の形態と同様であることは明白である。
【００２６】
【発明の効果】以上説明したように本発明は、書込み動
作時にメモリセルに供給する高電位側電源電位を、書込
みバッファ回路などの周辺回路に常時供給している高電
位側電源電位より所定のレベルだけ低くし、低電位側電
源電位を、周辺回路に常時供給している低電位側電源電
位より所定のレベルだけ高くして供給する構成とするこ
とにより、電源電圧が高い場合でも書込みバッファ回路
によって強制的に書換えられるメモリセルの記憶ノード
の電圧振幅を小さくできるので、書込みバッファ回路の
駆動能力を高くすることなく、またメモリセルの構成ト
ランジスタ数を増加させることなく、従ってチップ面積
及び消費電力を増大させることなく、書換え，書込み時
間を短縮することができる効果がある。
作時にメモリセルに供給する高電位側電源電位を、書込
みバッファ回路などの周辺回路に常時供給している高電
位側電源電位より所定のレベルだけ低くし、低電位側電
源電位を、周辺回路に常時供給している低電位側電源電
位より所定のレベルだけ高くして供給する構成とするこ
とにより、電源電圧が高い場合でも書込みバッファ回路
によって強制的に書換えられるメモリセルの記憶ノード
の電圧振幅を小さくできるので、書込みバッファ回路の
駆動能力を高くすることなく、またメモリセルの構成ト
ランジスタ数を増加させることなく、従ってチップ面積
及び消費電力を増大させることなく、書換え，書込み時
間を短縮することができる効果がある。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１に示された実施の形態の動作を説明するた
めの各部信号のタイミング図である。
めの各部信号のタイミング図である。
【図３】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図４】図３に示された実施の形態の動作を説明するた
めの各部信号のタイミング図である。
めの各部信号のタイミング図である。
【図５】従来の半導体記憶装置の第１の例の回路図であ
る。
る。
【図６】図５に示された半導体記憶装置の動作を説明す
るためのタイミング図である。
るためのタイミング図である。
【図７】従来の半導体記憶装置の第２の例の回路図であ
る。
る。
【図８】図７に示された半導体記憶装置の動作を説明す
るためのタイミング図である。
るためのタイミング図である。
１ａ，１ｂ 書込みバッファ回路 ２ セル電源電位制御回路 ＤＬ１，ＤＬ２ ディジット線 ＩＶ１，ＩＶ２，ＩＶ１ａ，ＩＶ２ａ インバータ ＭＣ，ＭＣｘ メモリセル Ｑ１〜Ｑ８ トランジスタ ＷＬ ワード線
Claims (3)
- 【請求項１】 スタティック型の複数のメモリセルを備
え、これら複数のメモリセルのうちの選択されたメモリ
セルに対するデータの書込み動作時には、前記複数のメ
モリセルに対し、これら複数のメモリセル以外の周辺回
路に常時供給される第１の高電位側電源電位より所定の
レベルだけ低くした第２の高電位側電源電位及び前記周
辺回路に常時供給される第１の低電位側電源電位より所
定のレベルだけ高くした第２の低電位側電源電位を供給
し、前記複数のメモリセルのうちの選択されたメモリセ
ルに対するデータの書込み動作時以外には、前記複数の
メモリセルに対し、前記第１の高電位側電源電位及び低
電位側電源電位を供給するようにしたことを特徴とする
半導体記憶装置。 - 【請求項２】 入力端を互いに相手方の出力端に接続し
てフリップフロップ回路を形成する第１及び第２のイン
バータ、並びにこれら第１及び第２のインバータそれぞ
れの出力端にソース，ドレインのうちの一方を接続し対
応するワード線が選択レベルのとき導通するトランスフ
ァスイッチ用の第１及び第２のトランジスタをそれぞれ
備え行方向，列方向にマトリクス状に配置された複数の
メモリセルと、これら複数のメモリセルの各列それぞれ
と対応して設けられ対応する列のメモリセルの第１及び
第２のトランジスタそれぞれのソース，ドレインのうち
の他方と接続してこれらメモリセルの書込み用のデータ
及び読出しデータを伝達する複数の第１及び第２のディ
ジット線と、書込み動作時に前記複数の第１及び第２の
ディジット線のうちの所定の第１及び第２のディジット
線に前記書込み用のデータを供給する書込みバッファ回
路と、前記複数のメモリセルのうちの選択レベルのワー
ド線によって選択されたメモリセルに対するデータの書
込み動作時には、前記複数のメモリセルに対し、前記書
込みバッファ回路を含みかつ前記複数のメモリセル以外
の周辺回路に常時供給される第１の高電位側電源電位よ
り所定のレベルだけ低くした第２の高電位側電源電位及
び前記周辺回路に常時供給される第１の低電位側電源電
位より所定のレベルだけ高くした第２の低電位側電源電
位を供給し、前記複数のメモリセルのうちの選択された
メモリセルに対するデータの書込み動作時以外には、前
記複数のメモリセルに対し、前記第１の高電位側電源電
位及び低電位側電源電位を供給するセル電源電位制御回
路とを有する請求項１記載の半導体記憶装置。 - 【請求項３】 セル電源電位制御回路を、書込みバッフ
ァ回路から第１及び第２のディジット線に対し書込み用
のデータの供給を開始する前の所定のタイミングで第１
の高電位側電源電位及び低電位側電源電位から第２の高
電位側電源電位及び低電位側電源電位へと変化させ、前
記第１及び第２のディジット線に対する前記書込み用の
データの供給終了後の所定のタイミングで前記第２の高
電位側電源電位及び低電位側電源電位から前記第１の高
電位側電源電位及び低電位側電源電位へと変化させて、
複数のメモリセルに供給する回路とした請求項２記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033875A JPH09231768A (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033875A JPH09231768A (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231768A true JPH09231768A (ja) | 1997-09-05 |
Family
ID=12398700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8033875A Pending JPH09231768A (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09231768A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147898A (en) * | 1998-03-06 | 2000-11-14 | Nec Corporation | Semiconductor static random access memory device with low power consumption in a write operation |
| JP2006351051A (ja) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | スタティック型半導体記憶装置 |
| JP2007149325A (ja) * | 2005-11-29 | 2007-06-14 | Internatl Business Mach Corp <Ibm> | スタティック・ランダム・アクセス・メモリ（ｓｒａｍ）およびｓｒａｍに供給される電圧レベルを制御する方法 |
| DE102013214258B4 (de) | 2012-08-17 | 2022-07-14 | Globalfoundries U.S. Inc. | Vorrichtung mit mehreren statischen Direktzugriffsspeicherzellen und Verfahren zu ihrem Betrieb |
-
1996
- 1996-02-21 JP JP8033875A patent/JPH09231768A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147898A (en) * | 1998-03-06 | 2000-11-14 | Nec Corporation | Semiconductor static random access memory device with low power consumption in a write operation |
| JP2006351051A (ja) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | スタティック型半導体記憶装置 |
| JP2007149325A (ja) * | 2005-11-29 | 2007-06-14 | Internatl Business Mach Corp <Ibm> | スタティック・ランダム・アクセス・メモリ（ｓｒａｍ）およびｓｒａｍに供給される電圧レベルを制御する方法 |
| DE102013214258B4 (de) | 2012-08-17 | 2022-07-14 | Globalfoundries U.S. Inc. | Vorrichtung mit mehreren statischen Direktzugriffsspeicherzellen und Verfahren zu ihrem Betrieb |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |