KR900001043A - Cmos용 속도향상 방법 - Google Patents

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KR900001043A
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Abstract

내용 없음

Description

CMOS용 속도향상 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 콜로 펄스 발생기 회로의 개략도.
제2도는 제1도의 회로의 윗 부분에 대한 타이밍 다이어 그램.
제3도는 제1도 회로의 아랫부분에 대한 타이밍 다이어 그램.

Claims (29)

  1. 복수의 직렬단, 제1논리 상태 또는 제2논리상태중 한 상태에 두는 것이 가능한 각각의 단을 포함하며, 적어도 지정된 한 단의 제1논리상태는 지정된 단 보다 바로 앞서는 적어도 한 단에 의해 제어되는데 비하여, 제2논리 단은 지정된 단 다음에 적어도 한단에 의해서 제어되는 것을 포함하는 회로.
  2. 제1항에 있어서, 제1 및 제2전위 전압을 포함하고, 입력마디, 출력마디, 입력마디와 출력마디에 연결되고 입력마디에 인가된 제1형태 신호에 응답하여 제1 및 제2전위 전원중 하나의 전원에 출력마디를 연결하기 위하여 제1 및 제2전위 전원중 하나에 연결되는 제1스위칭수단, 입력 마디에 인가된 앞선 제1형태 신호에 지연 응답하여 제1 및 제2전위전원중 나머지 전원에 출력마디를 연결하기 위하여, 출력마디에 연결된 제1 및 제2전위전원중 나머지 전원에 연결되며 상기 다음 단에 연결된 제2스위칭 수단이 포함되는 각각의 단을 포함하는 회로.
  3. 제2항에 있어서, 제1전위전원은 제2전위전원 보다 높으며, 제1스위칭 수단 및 제2스위칭 수단은 각각 제1 및 제2트랜지스터를 포함하는 회로.
  4. 제3항에 있어서, 제1트랜지스터는 입력마디에 연결된 게이트, 제2전위전위에 연결된 소오스 및 출력마디에 연결된 드레인을 가지며, 제2트레인지스터는 다음 단의 출력 마디에 연결된 게이트, 출력 마디에 연결된 드레인 및 제1전위전원에 연결된 소오스를 가지는 회로.
  5. 제4항에 있어서, 제1트랜지스터는 NMOS트랜지스터이며, 제2트랜지스터는 PMOS트랜스터인 회로.
  6. 제3항에 있어서, 제1트랜지스터는 입력마디에 연결된 게이트, 제1전위전원에 연결된 소오스 및 출력 마디에 연결된 드레인을 가지며, 제2트랜지스터는 다음 단의 출력 마디에 연결된 게이트, 출력 마디에 연결된 드레인 및 제2전위전원에 연결된 소오스를 가지는 회로.
  7. 제6항에 있어서, 제1트랜지스터는 PMOS 트랜지스터이며 제2트랜지스터는 NMOS인 회로.
  8. 제2항에 있어서, 출력 마디에 연결되고 제1 및 제2전워전원중 나머지 전원에 연결되며 입력마디에 인가된 제2형태 신호에 응답하여 제1 및 제2전위 전원중 나머지 전원에 출력 마디를 연결하도록 입력마디에 연결되는 제3스위칭 수단을 포함하는 회로.
  9. 제8항에 있어서, 제3스위칭 수단은 제1 및 제2전위전원중 나머지 전원에 연결된 소오스, 출력마디에 연결된 드레인 및 입력 마디에 연결된 게이트를 가지ㅡㄴ 제3트랜지스터가 포함되는 회로.
  10. 제9항에 있어서, 제3스위칭 수단과 제1스위칭 수단은 상보형태의 트랜지스터인 회로.
  11. 제10항에 있어서, 제1, 제2 및 제3스위칭 수단은 전계효과 트랜지스터인 회로.
  12. 제2항에 잇어서, 지정된 단의 입력마디는 지정된 단보다 바로 출력마디에 연결된 회로.
  13. 제1항에 있어서, 지정된 단 다음에 있는 적어도 한개의 단이 지정된 단후에 짝수단 중 한개의 단인 회로.
  14. 제13항에 있어서, 짝수는 4인 회로.
  15. 제2항에 있어서, 제1스위칭 수단은 제1채널형 전계효과 트랜지스터를 포함하며, 제2스위칭수단은 제1형태에 대한 상보형 전계효가 트랜지스터를 포함하는 회로.
  16. 제15항에 있어서, 각각의 단은 출력마디에 연결되고 제1 및 제2전위전원중 나머지 전원에 연결되며 입력마디에 인가된 제2형태 신호에 응답하여 제1 및 제2전위전원중 나머지 전원에 출력마디를 연결하도록 입력마디에 연결된 제3스위칭 수단을 포함하고, 제3스위칭 수단은 제2스위칭 수단과 동일한 채널형인 전계효과 트랜지스터를 포함하는 회로.
  17. 제16항에 있어서, 지정된 단에 대한 제1스위칭 수단의 채널 형태는 바로 앞선 단에 대한 제1스위칭 수단의 채널형태와 정반대인 회로.
  18. 마디, 제1시간에서 2논리 상태중 한 상태로 그 마디에 두도록 그 마디에 연결된 논리 수단, 그 마디에 연결되고 제1시간에 그 마디의 논리상태에 응답하여 제1시간 다음 제2시간에서 그 마디의 논리상태를 변화시키도록 그 논리 상태에 응답하는 리세팅수단을 포함하는 회로.
  19. 제18항에 있어서, 리세팅 수단은 그 마디에 공급된 신호를 받도록 연결되는 제1수단인 직렬로 연결된 복수의 인버터, 그 마디와 그 마디에 대해 바람직한 리세트 레벨을 나타내는 소오스간에 연결되며 그 인버터 중 바로전 인버터에 의해 제어되는 리세팅회로를 포함하는 회로.
  20. 제19항에 있어서, 리세팅 회로는 바로전 인버터에 연결된 게이트 신호 전원에 연결된 소오스 및 그 마디에 연결된 드레인을 가지는 전계 효과 트랜지스터가 포함되는 회로.
  21. 제20항에 있어서, 각각의 인버터는 입력마디, 출력마디, 하이전위, 로우전위, 그 입력마디에 연결된 게이트 하이전위에 연결된 소오스 및 출력마디에 연결된 드레인을 가진 PMOS 트랜지스터, 그 입력마디에 연결된 게이트, 로우전위에 연결된 소오스 및 그 출력마디에 연결된 드레인을 NMOS 트랜지스터를 포함하는 회로.
  22. 제19항에 있어서, 그 복수는 짝수로된 정수인 회로.
  23. 제22항에 있어서, 그 복수는 4인 회로.
  24. 하이 기준전위, 로우 기준전위, 직렬로 연결된 복수단을 포함하며, 제1입력마디, 제1출력마디, 제1입력마디의 제어하에서 제1출력마디를 하이 기준전위에 연결하도록 제1출력 마디와 하이 기준전위간에 연결된 제1스위치, 단의 출력마디에 바로 전 단에서 제어되어 로우 기준전위에 제1출력 마디를 연결하는 제2스위치를 포함하는 홀수단을 포함하고, 제2입력마디, 제2출력마디, 제2입력마디의 제어하에서 제2출력 마디를 로우기준전위에 연결되도록 제2출력마디와 로우 기준전위간에 연결된 제1스위치, 단의 출력마디가 바로전의 단에서 제어되어 제2출력마디를 하이 기준전위에 연결하도록 제2출력바디와 하이 기준전위간에 연결된 제2스위치가, 포함되는 짝수단을 포함하며, 각 홀수단의 제1출력마디는 다음 연속 짝수단의 제2입력 마디에 연결되고, 각 짝수단의 제2출력마디는 다음 연속 홀수단의 제1입력마디에 연결되는 회로.
  25. 제24항에 있어서, 홀수단의 제1스위치는 적어도 한개의 PMOS 트랜지스터로 구성하며, 짝수단의 제1스위치는 적어도 한개의 NMOS 트랜지스터로 구성하는 회로.
  26. 제25항에 있어서, 홀수단의 제2스위치는 적어도 한개의 NMOS 트랜지스터로 구성하며, 짝수단의 제2스위치는 적어도 한개의 PMOS 트랜지스터로 구성하는 회로.
  27. 제1 및 제2논리 상태중 한 상태에 둘 수 있는 지정된 논리단, 제1논리 상태를 제어하도록 지정된 논리단에 연결된 적어도 한개가 앞선 논리단, 제2논리 상태를 제어하도록 지정된 논리단에 연결된 적어도 한개 다음의 논리단을 포함하는 회로.
  28. 입력 마디에서 펄스를 제공하며, 입력마디에 연결된 제1트랜지스터에 펄스신호를 공급함으로써 제1트랜지스터가 제1트랜지스터에 연결된 출력마디를 상태변화시키며, 출력마디의 상태변화를 이용하여 리세트회로가 리세트 신호를 발생시키고, 출력마디에 연결된 제2트랜지스터에 리세트 신호를 공급하여 출력마디가 또다른 펄스가 도달되기 전 상태로 변화시키는 것이 포함되는 전계효과 트랜지터 회로의 동작 속도를 향상시키는 방법.
  29. 제27항에 있어서, 그러한 변화를 사용하는 단계가 지연수단을 거친 펄스를 리세트 회로에 전달하는 것이 포함되는 전계효과 트랜지스터 회로의 동작속도를 향상시키는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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