KR930003534A - 동시 상보 출력 펄스를 생성하는 펄스 발생회로 - Google Patents

동시 상보 출력 펄스를 생성하는 펄스 발생회로 Download PDF

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KR930003534A KR1019920013047A KR920013047A KR930003534A KR 930003534 A KR930003534 A KR 930003534A KR 1019920013047 A KR1019920013047 A KR 1019920013047A KR 920013047 A KR920013047 A KR 920013047A KR 930003534 A KR930003534 A KR 930003534A
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세끼자와 다다시
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Abstract

내용 없음.

Description

동시 상보 출력 펄스를 생성하는 펄스 발생회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 의해서 구성되고 클록입력신호의 포 티브에지에 응답하여 동시 상보 출력펄스를 발생하는 MOS회로의 개략도,
제3도는 제2도에 사용된 NAND게이트를 실행하는데 사용되는 MOS회로를 나타낸 개략도,
제4도는 제2도의 회로에 사용되는 인버터들을 실현하는데 사용하는 MOS회로를 나타낸 개략도,
제5도는 제2도의 회로내의 각종 신호의 시간관계를 나타낸 타이밍도.

Claims (20)

  1. 클록입력신호에 응답하여 상보출력펄스들을 생성하는 펄스발생회로(50)에 있어서, 클록입력신호의 상보신호이고 제1지연시간만큼 그로부터 지연되는 제1클록신호와, 클록입력 신호와 동상이고 제2지연기간만큼 그로부터 지연되는 제2클록신호와, 클록입력신호의 상보이고 제3지연기간만큼 그로부터 지연되는 제3클록신호를 클록 입력신호에 응답하여 제공하는 클록수단, 상기 출력펄스중의 하나의 펄스를 제공하는 제1출력노드(58)와 제1출력노드의 전위를 상승시키는 제1풀-업 트랜지스터(72)와 제2클록신호에 응답하여 제1출력노의이 전위를 하강시키는 제1풀-다운 트랜지스터(78)를 갖는 제1출력회로(56), 클록입력신호와 제1클록신호에 응답하여 제1제어신호를 제1풀-업 트랜지스터에 제공하여 제1풀-다운 트랜지스터가 ON되기전에 클록입력신호의 상승에 응답하여 ON되고 제1클록신호의 하강에 응답하여 OFF되는 제1논리게이트회로(64), 상기 출력펄스중 다른 펄스를 제공하는 제2출력노드(62)와, 제3클록신호에 응답하여 제2출력노드의 전위를 상승시키는 제2풀-업 트랜지스터(74)와, 제2출력노드의 전위를 하강시키는 제2풀-다운 트랜지스터(82)를 구비한 제2출력회로(60), 및 클록입력신호, 제1클록신호 및 제2풀-다운 트랜지스터에 제2제어신호를 제공하여 제2풀-다운 트랜지스터가 ON되기전에 클록입력 신호의 상승에 응답하여 ON시키고 제2클록신호의 상승에 응답하여 OFF시키는 제2클록 신호에 응답하는 제2논리게이트회로(86, 88)를 구비한 펄스발생회로.
  2. 제1항에 있어서, 상기 제1출력노드에 연결되어 제1풀-다운 트랜지스터가 ON되기전에 제1제어신호에 응답하여 ON되는 제3풀-다운 트랜지스터(80)를 더 포함하고 이 제3풀-다운 트랜지스터의 트랜스콘닥턴스가 제1풀-업 트랜지스터와 제1풀-다운 트랜지스터와 트랜스 콘닥턴스보다도 적은 펄스발생회로.
  3. 제1항에 있어서 상기 제2출력노드에 연결되어 제2풀-업 트랜지스터가 ON되기전에 제2제어신호에 응답하여 ON되는 제3풀-업 트랜지스터(76)를 더 포함하고, 이 제3풀-업 트랜지스터의 트랜스 콘닥턴스가 제2풀-업 트랜지스터와 제2풀-다운 트랜지스터보다도 적은 펄스발생회로.
  4. 제1항에 있어서, 상기 제2논리게이트 회로가 제1 및 제2클록신호들에 의해서 제어되어 클록입력신호를 선택적으로 전송하는 CMOS전송게이트(86, 88)및 CMOS전송게이트가 OFF될때에 제2클록신호에 응답하여 CMOS전송게이트의 출력의 전위를 하강시키는 제4풀-다운 트랜지스터를 포함하는 펄스발생회로.
  5. 제4항에 있어서, 상기 제1논리게이트 회로가 상기 클록입력신호와 상기 제1클록신호를 수신하여 제1제어신호를 제공하는 NAND게이트(64)를 포함하는 펄스 발생회로.
  6. 제1항에 있어서, 상기 클록입력 신호의 펄스폭이 상보 출력펄스폭보다도 큰 펄스 발생회로.
  7. 제1항에 있어서, 상기 제2지연기간이 상기 제1지연기간보다도 길고 상기 제3지연기간이 상기 제2지연기간보다도 긴 펄스발생회로.
  8. 제1항에 있어서, 상기 제2지연기간이 상기 제1지연기간보다도 길고 상기 제3지연기간이 상기 제1지연기간보다도 긴 펄스발생회로.
  9. 제1항에 있어서, 상기 제2지연기간이 상기 제1지연기간보다도 길고 상기 제3지연기간이 상기 제1지연기간과 동일한 펄스발생회로.
  10. 제1항에 있어서, 상기 제2지연기간이 상기 제1지연기간보다도 짧고 상기 제3지연기간이 상기 제1지연기간과 동일한 펄스발생회로.
  11. 클록입력신호에 응답하여 상보 출력펄스를 생성하는 펄스발생회로 (200)에 있어서, 클록입력 신호에 응답하여 클록입력신호의 상보신호이고 제1지연기간만큼 그로부터 지연되는 제1클록신호와, 클록입력신호와 동상이고 제2지연기간만큼 그로부터 지연되는 제2클록 신호와, 클록입력신호의 상보이고 제3지연기간만큼 그로부터 지연되는 제3클록신호를 제공하는 클록수단(202), 상기 출력펄스중의 하나를 제공하는 제1출력노드(208), 제2클록신호에 응답하여 제1출력노드의 전위를 상승시키는 제1풀-업 트랜지스터(228)와, 제1출력노드의 전위를 하강시키는 제1풀-다운 트랜지스터(222)틀 갖는 제1출력회로(206), 클록입력신호와 제1클록신호에 응답하여 제1풀-다운 트랜지스터에 제1제어신호를 제공하여 제1풀-업 트랜지스터가 ON되기 전에 클록입력신호의 하강에 응답하여 제1풀-다운 트랜지스터를 ON시키고 제1클록신호의 상승에 응답하여 OFF시키는 제1논리 게이트회로(214), 상기 출력펄스중의 다른 펄스를 제공하는 제2출력노드(212)와 제2출력노드의 전위를 상승시키는 제2풀-업트랜지스터(232)와, 제3클록신호에 응답하여 제2출력노드의 전위를 하강시키는 제2풀-다운 트랜지스터(224)를 갖는 제2출력회로(210)및 클록입력신호, 제1클록신호 및 제2풀-업 트랜지스터에 제2제어신호를 제공하여 제2풀-다운 트랜지스터가 ON되기전에 클록입력 신호의 하강에 응답하여 제2풀-업 트랜지스터를 ON시키고 제2클록신호의 하강에 응답하여 OFF시키는 제2클록신호에 응답하는 제2논리게이트회로(236, 238)를 구비한 펄스발생회로.
  12. 제11항에 있어서, 상기 제1출력노드에 연결되어 상기 제1풀-업 트랜지스터가 ON되기전에 상기 제1제어신호에 응답하여 ON되는 제3풀-업 트랜지스터(230)를 포항하고 상기 제3풀-업 트랜지스터의 트랜스 콘닥턴스가 상기 제1풀-업 트랜지스터의 트랜스 콘닥턴스보다도 적은 펄스발생회로.
  13. 제11항에 있어서, 상기 재2출력노드에 연결되어 제2풀-다운 트랜지스터가 ON되기전에 상기 제2제어신호에 응답하여 ON되는 제3풀-다운 트랜지스터(226)를 더 포함하고 제3풀-다운 트랜지스터의 트랜스 콘닥턴스가 제2풀-업 트랜지스터 및 제2풀-다운 트랜지스터의 트랜스 콘닥턴스 보다도 적은 펄스발생회로.
  14. 제11항에 있어서, 상기 제2논리게이트 회로가 제1 및 2클록신호들에 의해서 제어되어 클록입력신호를 선택적으로 전송하는 CMOS전송게이트(236, 238)와, CMOS전송 게이트가 OFF될때에 제2클록신호에 응답하여 CMOS전송게이트의 출력의 전위를 상승시키는 제4풀-업 트랜지스터(234)를 포함하는 펄스발생회로.
  15. 제14항에 있어서, 상기 제1논리게이트 회로가 클록입력신호와 제1클록신호를 수신하여 제1제어신호를 제공하는 NOR게이트(217)를 포함하는 펄스발생회로.
  16. 제11항에 있어서, 상기 클록입력신호의 펄스폭이 상보출력펄스의 펄스폭보다도 큰 펄스발생회로.
  17. 제11항에 있어서, 상기 제2지연기간이 상기 제1지연기간보다도 길고 상기 제3지연기간이 상기 제2지연기간보다도 긴 펄스발생회로.
  18. 제11항에 있어서, 상기 제2지연기간이 상기 제1지연기간보다도 짧고 상기 제3지연기간이 상기 제1지연기간 보다도 긴 펄스발생회로.
  19. 제11항에 있어서, 상기 제2지연기간이 상기 제1지연기간보다도 길고 상기 제3지연기간이 상기 제1지연기간과 동일한 펄스발생회로.
  20. 제11항에 있어서, 상기 제2지연기간이 상기 제1지연기간보다도 짧고 상기 제3지연기간이 상기 제1지연기간과 동일한 펄스발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920013047A 1991-07-29 1992-07-22 동시 상보출력펄스를 생성하는 펄스발생회로 KR960011108B1 (ko)

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