JP2690760B2 - Ｃｍｏｓインバータ回路 - Google Patents

Ｃｍｏｓインバータ回路

Info

Publication number
JP2690760B2
JP2690760B2 JP63283000A JP28300088A JP2690760B2 JP 2690760 B2 JP2690760 B2 JP 2690760B2 JP 63283000 A JP63283000 A JP 63283000A JP 28300088 A JP28300088 A JP 28300088A JP 2690760 B2 JP2690760 B2 JP 2690760B2
Authority
JP
Japan
Prior art keywords
cmos inverter
channel mos
inverter circuit
mos transistor
input signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63283000A
Other languages
English (en)
Other versions
JPH02128517A (ja
Inventor
敏行 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP63283000A priority Critical patent/JP2690760B2/ja
Publication of JPH02128517A publication Critical patent/JPH02128517A/ja
Application granted granted Critical
Publication of JP2690760B2 publication Critical patent/JP2690760B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、入力信号の反転信号を出力信号として出力
するCMOSインバータ回路に関するものであり、特に、輻
射ノイズを低減したCMOSインバータ回路に関するもので
ある。
＜従来の技術＞ 現在LSIは超微細加工技術による高集積、高速化が進
み、これに伴い、輻射ノズルによる問題が起こり、この
問題につき無視できない状態にある。
従来のCMOSインバータ回路に於いては、第２図に示す
様に、一種類のＰチャネル,NチャネルMOSトランジスタT
P,TNで構成されていた。同図（ａ）は回路図、同図
（ｂ）はタイミングチャートである。
＜発明が解決しようとする課題＞ 上記の様に、従来のCMOSインバータ回路は一種類のＰ
チャネル,NチャネルMOSトランジスタで構成していたた
めに、輻射ノイズ低減の為、トランジスタサイズを小さ
くして立ち上り・立ち下り時間を遅くすれば、ドライブ
能力が小さくなり、また、速くすれば、ドライブ能力は
大きくなるが、輻射ノイズの問題が起こり、問題解決は
できない。すなわち、従来の方式では一種類のＰチャネ
ル,NチャネルMOSトランジスタで構成しているため、ド
ライブ能力を重視するか、又は輻射ノイズ対策を重視す
るかにより、どちらかの問題点が残る。
本発明は、上記問題点を鑑みてなされたものであり、
この問題点を解決したCMOSインバータ回路を提供するこ
とを目的とする。
＜課題を解決するための手段＞ 本発明のCMOSインバータ回路は、入力信号の反転信号
を出力信号として出力するCMOSインバータ回路に於い
て、第１図に示すように、立ち上り・立ち下り用の第１
のCMOSインバータINV2（TP2,TN2:トランジスタサイズ
小）と、ドライブ能力用の第２のCMOSインバータINV1
（TP1,TN1:トランジスタサイズ大）とを組み合わせて構
成したことを特徴とするものである。
＜作用＞ 本発明は、第１図の様に、２種類のトランジスタ（TP
1,TN1とTP2,TN2）を使用するので、立ち上り・立ち下り
用と、ドライブ能力用とに分けることができ、これによ
り、ドライブ能力、輻射ノイズの対策を行うことができ
る。
＜実施例＞ 第１図は本発明の一実施例を示すものであり、同図
（ａ）は回路図、同図（ｂ）はタイミングチャートであ
る。
第１図（ａ）の回路図に於いて、ＰチャネルMOSトラ
ンジスタTP2,NチャネルMOSトランジスタTN2が立ち上り
・立ち下り用で、トランジスタサイズを小さめに、ま
た、ＰチャネルMOSトランジスタTP1,NチャネルMOSトラ
ンジスタTN1がドライブ能力用で、トランジスタサイズ
を大きめにしておく。
入力信号Ａの変化が遅延回路DELAY1によって遅延され
た信号Ａ′により、TP2,TN2がオン・オフされ、出力信
号Ｙが立ち上り・立ち下りの変化を行い、その後、さら
に遅延回路DELAY2によって遅延された信号Ａ″により、
TP1,TN1のどちらかがオンされ、ドライブ能力を大きく
する。ORはオアゲート、ANDはアンドゲートである。ま
た、入力信号Ａの変化によってTP1,TN1のどちらかがオ
フされる（第１図（ｂ）のタイミングチャート参照）。
この動作により、出力信号Ｙの立ち上り・立ち下り期
間はTP1,TN1共にオフし、トランジスタサイズ小のTP2,T
N2により立ち上り・立ち下りを制御し、輻射ノイズを低
減し、また、出力信号ＹがH,Lの期間中は、トランジス
タサイズ大のTP1又はTN1がオンし、所定のドライブ能力
を確保することができる。
＜発明の効果＞ 以上詳細に説明したように、本発明によれば、所定の
ドライブ能力を有すると共に、輻射ノイズも低減された
極めて有用なCMOSインバータ回路を提供することができ
るものである。
【図面の簡単な説明】
第１図は本発明の一実施例を示すものであり、同図
（ａ）は回路図、同図（ｂ）はタイミングチャートであ
る。第２図は従来回路を示すものであり、同図（ａ）は
回路図、同図（ｂ）はタイミングチャートである。 符号の説明 INV1:ドライブ能力用のCMOSインバータ、INV2:立ち上り
・立ち下り用のCMOSインバータ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号の反転信号を出力信号として出力
    するCMOSインバータ回路において、 立ち上がり、立ち下がり用の駆動能力の小なる第１のCM
    OSインバータと、ドライブ能力用の駆動能力の大なる第
    ２のCMOSインバータとを並列接続すると共に、 入力信号の立ち上がり、立ち下がり時の所定期間、上記
    第２のCMOSインバータのＰチャネルMOSトランジスタ及
    びＮチャネルMOSトランジスタを共にオフ状態に制御す
    ると共に、上記第１のCMOSインバータのＰチャネルMOS
    トランジスタ又はＮチャネルMOSトランジスタを入力信
    号に応じてオン状態に制御し、上記所定期間経過後、上
    記第２のCMOSインバータのＰチャネルMOSトランジスタ
    又はＮチャネルMOSトランジスタを入力信号に応じてオ
    ン状態に制御する制御手段を設けたことを特徴とするCM
    OSインバータ回路。
JP63283000A 1988-11-08 1988-11-08 Ｃｍｏｓインバータ回路 Expired - Fee Related JP2690760B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63283000A JP2690760B2 (ja) 1988-11-08 1988-11-08 Ｃｍｏｓインバータ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63283000A JP2690760B2 (ja) 1988-11-08 1988-11-08 Ｃｍｏｓインバータ回路

Publications (2)

Publication Number Publication Date
JPH02128517A JPH02128517A (ja) 1990-05-16
JP2690760B2 true JP2690760B2 (ja) 1997-12-17

Family

ID=17659919

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63283000A Expired - Fee Related JP2690760B2 (ja) 1988-11-08 1988-11-08 Ｃｍｏｓインバータ回路

Country Status (1)

Country Link
JP (1) JP2690760B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130566A (en) * 1991-07-29 1992-07-14 Fujitsu Limited Pulse generator circuit for producing simultaneous complementary output pulses
US5270580A (en) * 1991-07-29 1993-12-14 Fujitsu Limited Pulse generator circuit for producing simultaneous complementary output pulses
KR101726429B1 (ko) * 2009-09-28 2017-04-12 삼성전자주식회사 신호 입력 회로 및 그것을 포함하는 반도체 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63240208A (ja) * 1987-03-27 1988-10-05 Nec Corp 出力バツフア回路

Also Published As

Publication number Publication date
JPH02128517A (ja) 1990-05-16

Similar Documents

Publication Publication Date Title
US3898479A (en) Low power, high speed, high output voltage fet delay-inverter stage
EP0690577B1 (en) CMOS integrated circuit for fast propagation of a signal edge
KR930003555A (ko) 프로그램 가능한 출력 구동회로
KR930007078A (ko) 출력버퍼 구동회로
US5111064A (en) Slow ramp high drive output pad
US6005432A (en) Voltage level shift system and method
US7116150B2 (en) Clock gater circuit and associated method
US5434519A (en) Self-resetting CMOS off-chip driver
EP1006656A2 (en) MOS transistor output circuit
US5134316A (en) Precharged buffer with reduced output voltage swing
JP2690760B2 (ja) Ｃｍｏｓインバータ回路
US6043691A (en) Pulse shaper circuit
JPH10190416A (ja) フリップフロップ回路
US20020191460A1 (en) Clocked pass transistor and complementary pass transistor logic circuits
US5898315A (en) Output buffer circuit and method having improved access
JPH0786897A (ja) バッファ回路
JP3077840B2 (ja) 半導体集積回路の出力バッファ
JP3225903B2 (ja) 出力回路
JPH10200384A (ja) 遅延回路
JPH05327443A (ja) バッファ回路
JPH04160920A (ja) 出力バッファ回路
JPH01191517A (ja) Ｃｍｏｓ出力バッファ回路
JPH05175805A (ja) 遅延時間制御回路
JPH01253316A (ja) Ｃｍｏｓバッファ
JPH08307237A (ja) バス接続回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070829

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080829

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees