JP2002074951A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 待機時の漏れ電流を削減して、動作時の高速
性を実現できる半導体集積回路装置を提供する。 【解決手段】 ワード線ｒｏｗ１、ｒｏｗ２、…、ｒｏ
ｗＫを駆動するＩＮＶ回路の電源線はスイッチングトラ
ンジスタＭｐｖのソース電極に接続されている。また、
ＩＮＶ回路の接地線とＮＡＮＤ回路の接地線がともに接
地トランジスタＭｎｖのドレイン電極と接続されてい
る。また、スイッチングトランジスタＭｐｖのゲート電
極はＩＮＶ回路４の反転出力端子と接続され、反転した
制御信号ｃｔ１ｂがアクティブ信号Ａｃｔｉｖｅとして
供給され、接地トランジスタＭｎｖのゲート電極には、
コントロール回路からの制御信号ｃｔ１が直接にアクテ
ィブ信号Ａｃｔｉｖｅとして供給されている。さらに、
スイッチングトランジスタＭｐｖ、接地トランジスタＭ
ｎｖの基板電位には、コントロール回路によって、それ
ぞれ任意に変更設定可能な電圧Ｖｂｐ、Ｖｂｎが与えら
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、消費電力を低減できる半導体メモリ装
置に関する。

【０００２】

【従来の技術】ＣＭＯＳトランジスタは、ＰＭＯＳとＮ
ＭＯＳの両方のトランジスタをつくらなければならない
ために、製造工程が複雑でそのコストが高くなる。しか
し、ＣＭＯＳでは片方のトランジスタが交互にオフし、
動作していない遮断時のトランジスタには電流が流れな
いので、消費電力を低減できる利点がある。

【０００３】ところが、半導体集積回路装置の微細化が
進行して、その耐圧が低下するので、動作電圧の低減が
必要になってくるため、トランジスタのしきい値電圧も
下がってきている。トランジスタのしきい値電圧が低く
なると、遮断時の電流特性も悪くなって、漏れ電流が増
加する。とくに、ＣＭＯＳ構成の半導体メモリ装置で
は、回路構成の微細化とともに１つのチップに搭載でき
るトランジスタ数が増加して、記憶容量が大きくなれば
なるほど、漏れ電流も増大し、待機時の消費電力を無視
することができなくなる。

【０００４】図７は、ＣＭＯＳ構成の半導体メモリ装置
のような、ＣＭＯＳの貫通電流を制限するようにした論
理回路の構成を示す図である。図において１は、入力信
号ＩＮに応じて出力信号ＯＵＴの論理値が決まる論理回
路である。この論理回路１は、ＰＭＯＳトランジスタＭ
１を介して電源線２に接続されるとともに、ＮＭＯＳト
ランジスタＭ２を介して接地線３に接続されている。Ｐ
ＭＯＳトランジスタＭ１のゲート電極には、インバータ
４を介して反転したアクティブ信号Ａｃｔｉｖｅが供給
され、ＮＭＯＳトランジスタＭ２のゲート電極にはアク
ティブ信号Ａｃｔｉｖｅが直接に供給される。

【０００５】ここで、アクティブ信号Ａｃｔｉｖｅは電
源電圧Ｖｃｃと接地電圧Ｖｓｓ（例えば０ボルト）に切
り換えられるもので、２つのトランジスタＭ１、Ｍ２は
このアクティブ信号ＡｃｔｉｖｅがＶｃｃのときには論
理回路１に貫通電流を流す経路を構成する。しかし、ア
クティブ信号ＡｃｔｉｖｅがＶｓｓのときにはその電流
経路が遮断できるので、論理回路１が非動作状態のとき
に、２つのトランジスタＭ１、Ｍ２を非導通状態にする
ことで、待機電流を削減できる。

【０００６】ところが、図７に示す構成では、出力信号
ＯＵＴのノードの電位が保持できないという問題があっ
て、次に説明する半導体メモリ装置のデコーダのよう
に、動作していないときにも所定の電位を保持しなけれ
ばならない論理回路に対して使用することができない。

【０００７】図８は、半導体メモリ装置のロウデコーダ
に適用して貫通電流を低減するため従来の半導体集積回
路装置を示すブロック図である。図において、論理積否
定回路ＮＡＮＤ（以下、ＮＡＮＤ回路という。）と論理
否定回路ＩＮＶ（以下、ＩＮＶ回路という。）は、１ロ
ウ分のデコーダ（単位論理回路ＡＮＤ１）を構成する。
そして、Ｋ個のデコーダからなるデコーダ群１１は、図
示しないメモリアレイに対してＫ本のロウアドレスのデ
コード信号を出力するものであるが、大規模な半導体メ
モリ装置ではメモリアレイが分割して駆動されるため
に、ここでは複数のデコーダ群１１，１２，１３…が形
成されている。このロウデコーダの特徴は、ＮＡＮＤ回
路の接地線とＩＮＶ回路の電源線とに繋がる経路に、そ
れぞれスイッチを構成するスイッチングトランジスタｐ
ｖ１，ｎｖ１、ｐｖ２，ｎｖ２、…を設けて電流を制御
していることである。２つのトランジスタＭ１、Ｍ２は
図７の２つのトランジスタＭ１、Ｍ２に対応して設けら
れるものである。

【０００８】図８において、通常、１つのデコーダ群で
ＩＮＶ回路の出力がＶｃｃとなってロウが選択されるの
は、ただ１つのデコーダだけである。例えば、デコーダ
群１１を構成する第１のデコーダＡＮＤ１の出力がＶｃ
ｃとなっているとき、ＡＮＤ１のＩＮＶ回路の入力ノー
ドは０であり、他のデコーダではＩＮＶ回路の入力ノー
ドがいずれもＶｃｃとなっている。そこで、各デコーダ
群１１，１２…において、ＮＡＮＤ回路の接地側と、Ｉ
ＮＶ回路の電源側にそれぞれを遮断するスイッチングト
ランジスタｐｖ１，ｎｖ１、ｐｖ２，ｎｖ２、…を設け
て、電流を制御している。したがって、動作時に貫通電
流の経路が形成されるのは、選択されたデコーダ１つだ
けですむので、貫通電流を削減できる。

【０００９】

【発明が解決しようとする課題】このように、図８に示
す従来方式は主にＤＲＡＭのワードドライバに適用され
るものであり、論理部分の電源ノードＰ１の電位がＶｃ
ｃ／２となっている。また、電源電圧ＶｃｃとノードＰ
１を結ぶトランジスタＭ１が論理回路（すなわち、デコ
ーダ）を構成するトランジスタと同じ特性を有するた
め、ＭＯＳトランジスタのソース／ドレイン間の抵抗で
計算される電流が貫通電流として流れてしまう。その結
果、僅かではあるが選択されたデコーダを介して漏れ電
流が発生するという問題があった。

【００１０】本発明の目的は、待機時の漏れ電流を削減
して、動作時の高速性を実現できる半導体集積回路装置
を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、複数の信号入力値が特定の組み合わせの値である場
合に、Ｋ個の出力ビットのうち、特定のものだけを論理
値１または０として出力する組み合わせ回路を備えた半
導体集積回路装置が提供される。この半導体集積回路装
置は、前記組み合わせ回路の動作モードに応じて切り換
えられるオンオフ信号が供給され、前記組み合わせ回路
とその電源、及び接地との間に配置された一対の電流制
限手段と、前記電流制限手段に供給されるオンオフ信号
に同期して、前記電流制限手段の基板電位を制御する制
御手段と、から構成される。

【００１２】この半導体集積回路装置では、電源との間
にトランジスタスイッチのような電流制限手段を設け、
その基板電位を制御することによって、消費電力の低減
を可能にしている。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明を半導体
メモリ装置に適用した場合の構成を示す回路ブロック
図、図２は、一般的なメモリシステムの構成を示すブロ
ック図である。

【００１４】図２の一般的なメモリシステムでは、ＣＰ
Ｕなどからアドレスバスを介してアドレス信号ａｄｄｒ
ｅｓｓを受け取ったとき、デコーダ２１を介してメモリ
アレイ２２の特定メモリセルにアクセスできる。データ
読み出しであれば、メモリアレイ２２からの情報がカラ
ムセレクタ２３で選択され、さらにセンスアンプ／書込
回路２４で増幅されてデータバスなどを介して外部に出
力される。センスアンプ／書込回路２４によるデータ書
込みの場合もほぼ同様であるが、ここでは説明を省略す
る。なお、２５はコントロール回路であり、ここにはク
ロック信号（ｃｌｋ）、制御信号（ｃｎｔ）が供給され
ている。

【００１５】図１において、半導体集積回路装置はＫ個
のワード線（出力ビット線）ｒｏｗ１、ｒｏｗ２、…、
ｒｏｗＫを有し、特定の出力ビットだけを論理値１また
は０として出力する組み合わせ回路としてのロウデコー
ダ２１、スイッチングトランジスタＭｐｖ、接地トラン
ジスタＭｎｖ、及びＩＮＶ回路４を含んで構成されてい
る。ここで、組み合わせ回路とは入力の組み合わせによ
って出力が１つに決まる回路である。

【００１６】ロウデコーダ２１は、図８に示す従来のデ
コーダ群１１，１２…に相当するものであって、それぞ
れＮＡＮＤ回路とＩＮＶ回路を縦続接続して複数のアド
レス信号入力に応じたデコード信号を、それぞれワード
線ｒｏｗ１、ｒｏｗ２、…、ｒｏｗＫに出力するＫ個の
デコーダＡＮＤ１〜ＡＮＤＫから構成されている。

【００１７】この実施の形態では、図８のものと異な
り、ワード線ｒｏｗ１、ｒｏｗ２、…、ｒｏｗＫを駆動
するＩＮＶ回路の電源線がスイッチングトランジスタＭ
ｐｖのソース電極と接続されているだけでなく、ＩＮＶ
回路の接地線とＮＡＮＤ回路の接地線がともに接地トラ
ンジスタＭｎｖのドレイン電極と接続されている。ま
た、スイッチングトランジスタＭｐｖのゲート電極はＩ
ＮＶ回路４の反転出力端子と接続され、反転した制御信
号ｃｔ１ｂがアクティブ信号Ａｃｔｉｖｅとして供給さ
れ、接地トランジスタＭｎｖのゲート電極には、例えば
図２のコントロール回路２５から、制御信号ｃｔ１が直
接にアクティブ信号Ａｃｔｉｖｅとして供給されてい
る。さらに、スイッチングトランジスタＭｐｖ、接地ト
ランジスタＭｎｖは、例えば図２のコントロール回路２
５に接続され、その基板電位として、それぞれ任意に変
更設定可能な電圧Ｖｂｐ、Ｖｂｎが与えられている。

【００１８】図３は従来の半導体集積回路装置、図４は
本発明の半導体集積回路装置の回路構成を示している。
また、図５は電流変化の状態を示すタイムチャート、図
６は電圧変化の状態を示すタイムチャートである。

【００１９】図３において、ＮＡＮＤ回路への２入力ａ
１，ａ２がいずれも論理値１であれば、ＩＮＶ回路への
入力値ｎｘは０となり、それ以外の場合には１となる。
また、ＩＮＶ回路では入力値ｎｘを反転した論理値が出
力ｘされる。

【００２０】すなわち、図６に示すように、時刻３．５
ｎｓのタイミングで、ＮＡＮＤ回路への２入力ａ１，ａ
２が、同時に０ボルト（論理値０とする）から１．５ボ
ルト（論理値１とする）に変化する場合に、それに先立
つ時刻１．５ｎｓのタイミングで制御信号ｃｔ１が反転
して、この半導体集積回路装置の動作モードが、待機モ
ードからアクティブモードに切り換えられる。

【００２１】待機モード時には、スイッチングトランジ
スタｐｖ１，ｎｖ１、及びＭｐｖ，Ｍｎｖはいずれも非
導通状態となっている。しかし、既に説明したように、
半導体集積回路装置の集積度が上がって動作電圧が低く
なり、回路のしきい値電圧が低くなると、このような非
導通状態であっても回路電流が流れてしまう。そこで、
本発明では、スイッチングトランジスタＭｐｖ，Ｍｎｖ
の電圧Ｖｂｐ、Ｖｂｎを制御して、図５に示すように、
待機モード時に例えばＰＭＯＳトランジスタＭｐｖで
は、従来より低い電圧値である１．３５Ｖに、ＮＭＯＳ
トランジスタＭｎｖでは、従来より高い電圧値である
０．１５Ｖに、それぞれ同時に切り換えている。このよ
うに、電流制限手段としてのスイッチングトランジスタ
Ｍｐｖ，Ｍｎｖに供給されるオンオフ信号（制御信号ｃ
ｔ１）に同期して、電流制限手段の基板電位を制御する
ことによって、待機モード時での漏れ電流を防ぐことが
できる。

【００２２】また、スイッチングトランジスタＭｐｖ，
Ｍｎｖの電圧Ｖｂｐ、Ｖｂｎを、スイッチングトランジ
スタＭｐｖ，Ｍｎｖが導通状態に切り換わるタイミング
で、それぞれ１．５０Ｖ、或いは０Ｖという元の電圧ま
で戻してやることによって、過渡的に流れる貫通電流も
削減することができる。すなわち、図５に示すように、
１．５ｎｓから２．０ｎｓにかけて制御信号ｃｔ１の論
理値が１から０に変化して、スイッチングトランジスタ
Ｍｐｖ，Ｍｎｖが導通状態になるときの電流値（図６）
は、従来回路では３０μアンペア程度であるが、本発明
回路では１０μアンペア程度まで低減できる。

【００２３】なお、上述した実施の形態は、２入力のＮ
ＡＮＤ回路による組み合わせ回路を用いた場合を説明し
たが、信号を符号化するエンコーダや、２つ以上の信号
の大小を比較するコンパレータ、パリティ回路、マルチ
プレクサ回路や、入力信号数が２以上のものであって
も、基板電位を制御する効果は認められる。また、本発
明はスタティックメモリに適用した場合だけでなく、Ｄ
ＲＡＭ、或いはドミノ回路などにも応用することが可能
である。

【００２４】

【発明の効果】以上に説明したように、本発明の半導体
集積回路装置によれば、待機時の漏れ電流を削減して、
動作時の高速性を実現できる半導体集積回路装置を提供
できる。

【図面の簡単な説明】

【図１】本発明を半導体メモリ装置に適用した場合の構
成を示す回路ブロック図である。

【図２】一般的なメモリシステムの構成を示すブロック
図である。

【図３】従来の半導体集積回路装置の回路構成である。

【図４】本発明の半導体集積回路装置の回路構成であ
る。

【図５】電流変化の状態を示すタイムチャートである。

【図６】電圧変化の状態を示すタイムチャートである。

【図７】従来の論理回路の構成を示す図である。

【図８】従来の半導体集積回路装置を示すブロック図で
ある。

【符号の説明】

１…論理回路、２…電源線、３…接地線、４…インバー
タ、２１…ロウデコーダ、２２…メモリアレイ、２３…
カラムセレクタ、２４…センスアンプ／書込回路、２５
…コントロール回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の信号入力値が特定の組み合わせの
   値である場合に、Ｋ個の出力ビットのうち、特定のもの
   だけを論理値１または０として出力する組み合わせ回路
   を備えた半導体集積回路装置において、 前記組み合わせ回路の動作モードに応じて切り換えられ
   るオンオフ信号が供給され、前記組み合わせ回路とその
   電源、及び接地との間に配置された一対の電流制限手段
   と、 前記電流制限手段に供給されるオンオフ信号に同期し
   て、前記電流制限手段の基板電位を制御する制御手段
   と、 を備えることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記組み合わせ回路は、メモリのワード
   デコーダであることを特徴とする請求項１に記載の半導
   体集積回路装置。
3. 【請求項３】 前記ワードデコーダは、ＮＡＮＤ回路と
   インバータ回路とから構成されていることを特徴とする
   請求項２に記載の半導体集積回路装置。
4. 【請求項４】 前記ＮＡＮＤ回路とインバータ回路は、
   相補な極性のＭＯＳトランジスタで構成されていること
   を特徴とする請求項３に記載の半導体集積回路装置。