JPS6281809A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
- Publication number
- JPS6281809A JPS6281809A JP60222119A JP22211985A JPS6281809A JP S6281809 A JPS6281809 A JP S6281809A JP 60222119 A JP60222119 A JP 60222119A JP 22211985 A JP22211985 A JP 22211985A JP S6281809 A JPS6281809 A JP S6281809A
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- JP
- Japan
- Prior art keywords
- circuit
- level
- output
- output buffer
- mos transistor
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積論理回路に関し、特に０ＭＯ８構成
の出力バッファ回路を含む半導体集積論理回路に関する
。
の出力バッファ回路を含む半導体集積論理回路に関する
。
従来の０ＭＯ８構成の出力バラフッ回路の一例の回路図
を第４図に示す、この出力バッファ回路はインバータを
２段接続して構成されており、半導体内部回路の出力信
号を入力端子ＩＮに入力し、出力端子ＯＵＴから半導体
集積回路チップ外部へ信号をそのまま出力する構成をと
っている。
を第４図に示す、この出力バッファ回路はインバータを
２段接続して構成されており、半導体内部回路の出力信
号を入力端子ＩＮに入力し、出力端子ＯＵＴから半導体
集積回路チップ外部へ信号をそのまま出力する構成をと
っている。
上述した従来の出力バッファ回路を含む半導体集積回路
チップに電源電圧を加えた場合、または切った場合、そ
の電圧値は所定の電源電圧値（例えば５． ＯＶ ）と
ｏＶＯ間で変化する。この期間従来の出力バッファ回路
では、入力信号にかかわらず電源電圧の変化により出力
が変化するので、電源電圧が十分なレベルに達するまで
は外部への信号ヲ一定レベルに保つことができない。
チップに電源電圧を加えた場合、または切った場合、そ
の電圧値は所定の電源電圧値（例えば５． ＯＶ ）と
ｏＶＯ間で変化する。この期間従来の出力バッファ回路
では、入力信号にかかわらず電源電圧の変化により出力
が変化するので、電源電圧が十分なレベルに達するまで
は外部への信号ヲ一定レベルに保つことができない。
従って、次段の論理デバイスの特定入力を電源電圧が十
分なレベルに達しない間、次段論理デバイスのレベル設
定に必要な特定レベル（例えば、リセット状態の設定に
必要なレベル）にしておきたい場合、それが実現できな
いという欠点があった。
分なレベルに達しない間、次段論理デバイスのレベル設
定に必要な特定レベル（例えば、リセット状態の設定に
必要なレベル）にしておきたい場合、それが実現できな
いという欠点があった。
本発明の目的は、電源電圧が設定電圧値以下の場合にお
いても外部への出力を一定に保つことができる半導体集
積論理回路を提供することにある。
いても外部への出力を一定に保つことができる半導体集
積論理回路を提供することにある。
本発明の半導体集積論理回路は、前段がＮＡＮＤ回路で
構成され後段がＣＭＯＳインバータで構成される出力バ
ッファ回路と、ソースが接地されドレインが前記出力バ
ッファ回路の一方の入力端子に接続されゲートがレベル
切換回路に接続するＮチャネルの第１のＭＯＳトランジ
スタと、前記出力バッファ回路の一方の入力端子と電源
との間に接続される抵抗と、前記出力バッファ回路内の
ＣＭＯＳインバータの構成部品であるＮチャネルＭＯＳ
トランジスタにソースとドレインとが並列接続されゲー
トが前記レベル切換回路に接続されるＮチャネルの第２
のＭＯＳトランジスタとを含んで構成される。
構成され後段がＣＭＯＳインバータで構成される出力バ
ッファ回路と、ソースが接地されドレインが前記出力バ
ッファ回路の一方の入力端子に接続されゲートがレベル
切換回路に接続するＮチャネルの第１のＭＯＳトランジ
スタと、前記出力バッファ回路の一方の入力端子と電源
との間に接続される抵抗と、前記出力バッファ回路内の
ＣＭＯＳインバータの構成部品であるＮチャネルＭＯＳ
トランジスタにソースとドレインとが並列接続されゲー
トが前記レベル切換回路に接続されるＮチャネルの第２
のＭＯＳトランジスタとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
この実施例は、前段がＮＡＮＤ回路１で構成され後段が
ＣＭＯＳインバータ２で構成される出力バッファ回路と
、ソースが接地されドレインが出力バッファ回路の一方
の入力端子３に接続されゲートがレベル切換回路ＶＲに
接続するＮチャネルの第１のＭＯＳトランジスタＱＮＩ
と、出力バック７回路の一方の入力端子ＩＮ２と電源と
の間に接続される抵抗ＱＮＲと、ＣＭＯＳインバータ２
の構成部品であるＮチャネルＭＯＳトランジスタＱＮ４
にソースとドレインとが並列接続されゲートがレベル切
換回路ＶＲに接続されるＮチャネルの第２のＭＯＳトラ
ンジスタＱ？Ｊ８とを含んで構成される。
ＣＭＯＳインバータ２で構成される出力バッファ回路と
、ソースが接地されドレインが出力バッファ回路の一方
の入力端子３に接続されゲートがレベル切換回路ＶＲに
接続するＮチャネルの第１のＭＯＳトランジスタＱＮＩ
と、出力バック７回路の一方の入力端子ＩＮ２と電源と
の間に接続される抵抗ＱＮＲと、ＣＭＯＳインバータ２
の構成部品であるＮチャネルＭＯＳトランジスタＱＮ４
にソースとドレインとが並列接続されゲートがレベル切
換回路ＶＲに接続されるＮチャネルの第２のＭＯＳトラ
ンジスタＱ？Ｊ８とを含んで構成される。
抵抗ＱＮＲＫＮチャネルＭＯＳトランジスタで実現した
。
。
第２図は第１図に示すレベル切換回路の一例の詳細回路
図である。
図である。
このレベル切換回路は、Ｗ源電圧値が低い間はＮチャネ
ルＭＯＳトランジスタＮ５の閾値より高いレベルを出力
し、電源電圧値が設定電圧値を超えると閾値より低いレ
ベルを出力する。
ルＭＯＳトランジスタＮ５の閾値より高いレベルを出力
し、電源電圧値が設定電圧値を超えると閾値より低いレ
ベルを出力する。
次に、この実施例の動作について説明する。
第３図（ａ）〜（ｅ”）Ｆｉ第１図に示す実施例の動作
を説明するための電圧波形図である。
を説明するための電圧波形図である。
電源電圧ｖＤＤが第３図（ａ）に示すように変化すると
、第１図に示す点Ｎ１．Ｎ、、Ｎ３における電圧Ｖｌ
、Ｖ２ 、ｖ３ｎツレｔ’ｔ！！ ３ 図（ｂ）、（ｃ
）、（ｄ） ｆ）様に変化する。従って、出力ＯＵＴの
電圧ｖｏは第３図（ｅ）に示すように変化する。尚、第
３図において■８は設定電圧値、ｖＴＮはトランジスタ
ＱＮ１１の閾値電圧値であり、第３図（ｄ）の斜線部分
は内部回路の出力を反転した信号、第３図（ｅ）の斜線
部分は内部回路の出力信号レベルが現われることを示す
。
、第１図に示す点Ｎ１．Ｎ、、Ｎ３における電圧Ｖｌ
、Ｖ２ 、ｖ３ｎツレｔ’ｔ！！ ３ 図（ｂ）、（ｃ
）、（ｄ） ｆ）様に変化する。従って、出力ＯＵＴの
電圧ｖｏは第３図（ｅ）に示すように変化する。尚、第
３図において■８は設定電圧値、ｖＴＮはトランジスタ
ＱＮ１１の閾値電圧値であり、第３図（ｄ）の斜線部分
は内部回路の出力を反転した信号、第３図（ｅ）の斜線
部分は内部回路の出力信号レベルが現われることを示す
。
第３図（ａ）〜（ｅ）に示すように、電源電圧ＶＤＤが
低い間はトランジスタＱＮＳが導通することによシ出力
が低レベルになる。その後電源電圧ＶＤＤが上ってきて
トランジスタＱ、ＰＩ ＋ Ｑｐｚ ＋ ＱＮ！ 、
ＱＮ３から成るＮＡＮＤ回路１．トランジスタＱｐｓ
、 ＱＮ４から成るインバータ２が正常に働く状態にな
るとトランジスタＱＮＩが導通していることに加えてト
ランジスタＱＮＩ ＋Ｑ、Ｐ２が導通し、トランジスタ
Ｑ、Ｎ３が非導通となり、点Ｎ３における電圧ｖ３け高
レベルとなりインバータ２が働き出力を低レベルに押さ
える。
低い間はトランジスタＱＮＳが導通することによシ出力
が低レベルになる。その後電源電圧ＶＤＤが上ってきて
トランジスタＱ、ＰＩ ＋ Ｑｐｚ ＋ ＱＮ！ 、
ＱＮ３から成るＮＡＮＤ回路１．トランジスタＱｐｓ
、 ＱＮ４から成るインバータ２が正常に働く状態にな
るとトランジスタＱＮＩが導通していることに加えてト
ランジスタＱＮＩ ＋Ｑ、Ｐ２が導通し、トランジスタ
Ｑ、Ｎ３が非導通となり、点Ｎ３における電圧ｖ３け高
レベルとなりインバータ２が働き出力を低レベルに押さ
える。
電源電圧が設定電圧値ｖｓを超えると、トランジスタＱ
ＮＩ ｅ ＱＮＩＩ ｅ Ｑｐｔは非導通となり、トラ
ンジスタＱＮＳは導通するので、トランジスタＱｐｔ
、ＱＮ３ 。
ＮＩ ｅ ＱＮＩＩ ｅ Ｑｐｔは非導通となり、トラ
ンジスタＱＮＳは導通するので、トランジスタＱｐｔ
、ＱＮ３ 。
Ｑｐｓ 、 ＱＮ４によるインバータ２段構成回路とな
り、従来の出力バッファ回路と同様になる。
り、従来の出力バッファ回路と同様になる。
第２図に示したレベル切換回路において、電源電圧が設
定電圧値以下の場合はトランジスタＴ２゜Ｔ３が非導通
となるため、出力Ｂは高レベルとなる、電源電圧が設定
電圧値になった場合、Ａ点の電位がトランジスタＴｓＯ
閾値電圧以上になるようにすれば、トランジスタＴ３は
導通して出力Ｂは低レベルとなる。逆にいえば、トラン
ジスタＴａの閾値電圧を変えることによシ、出力Ｂのレ
ベルが切換わる電源電圧値を設定することができる。
定電圧値以下の場合はトランジスタＴ２゜Ｔ３が非導通
となるため、出力Ｂは高レベルとなる、電源電圧が設定
電圧値になった場合、Ａ点の電位がトランジスタＴｓＯ
閾値電圧以上になるようにすれば、トランジスタＴ３は
導通して出力Ｂは低レベルとなる。逆にいえば、トラン
ジスタＴａの閾値電圧を変えることによシ、出力Ｂのレ
ベルが切換わる電源電圧値を設定することができる。
以上説明したように、本発明は出力バッファ回路に付加
回路を接続することにより、電源電圧が設定電圧値以下
の場合に外部への出力を一定に保つことができるという
効果がある。
回路を接続することにより、電源電圧が設定電圧値以下
の場合に外部への出力を一定に保つことができるという
効果がある。
第１νＩＦｉ本発明の一実施例の回路図、第２図は第１
図に示すレベル切換回路の詳細回路図、第３図（ａ）〜
（ｅ）は第１図に示す一実施例の動作を説明するための
電圧波形図、第４図は従来の出カバソファ回路の一例の
回路図である。 １・・・・・・ＮＡＮＤ回路、２・・・・・・インバー
タ、ＩＮ。 ＩＮｌ、ＩＮ、・・・・・・入力端子、ＯＵＴ・・・・
・・出力端子、ＱＮＩ〜ＱＮ！ｌ・・・・・・Ｎチャネ
ルＭＯＳトランジスタ、ＱＰ１〜ＱＰ３・・・・・・Ｐ
チャネルＭＯＳトランジスタ、ＱＲＩ〜ＱＲ１１，ＱＮ
Ｒ・・・・・・抵抗、’ｌ’、 、Ｔ、 、Ｔ、−・・
−ＮチャネルＭＯＳトランジスタ。 早２図 ！４−図
図に示すレベル切換回路の詳細回路図、第３図（ａ）〜
（ｅ）は第１図に示す一実施例の動作を説明するための
電圧波形図、第４図は従来の出カバソファ回路の一例の
回路図である。 １・・・・・・ＮＡＮＤ回路、２・・・・・・インバー
タ、ＩＮ。 ＩＮｌ、ＩＮ、・・・・・・入力端子、ＯＵＴ・・・・
・・出力端子、ＱＮＩ〜ＱＮ！ｌ・・・・・・Ｎチャネ
ルＭＯＳトランジスタ、ＱＰ１〜ＱＰ３・・・・・・Ｐ
チャネルＭＯＳトランジスタ、ＱＲＩ〜ＱＲ１１，ＱＮ
Ｒ・・・・・・抵抗、’ｌ’、 、Ｔ、 、Ｔ、−・・
−ＮチャネルＭＯＳトランジスタ。 早２図 ！４−図
Claims (1)
- 前段がＮＡＮＤ回路で構成され後段がＣＭＯＳインバー
タで構成される出力バッファ回路と、ソースが接地され
ドレインが前記出力バッファ回路の一方の入力端子に接
続されゲートがレベル切換回路に接続するＮチャネルの
第１のＭＯＳトランジスタと、前記出力バッファ回路の
一方の入力端子と電源との間に接続される抵抗と、前記
出力バッファ回路内のＣＭＯＳインバータの構成部品で
あるＮチャネルＭＯＳトランジスタにソースとドレイン
とが並列接続されゲートが前記レベル切換回路に接続さ
れるＮチャネルの第２のＭＯＳトランジスタとを含むこ
とを特徴とする半導体集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222119A JPS6281809A (ja) | 1985-10-04 | 1985-10-04 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222119A JPS6281809A (ja) | 1985-10-04 | 1985-10-04 | 半導体集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281809A true JPS6281809A (ja) | 1987-04-15 |
Family
ID=16777453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222119A Pending JPS6281809A (ja) | 1985-10-04 | 1985-10-04 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210913A (ja) * | 1989-02-10 | 1990-08-22 | Matsushita Electric Ind Co Ltd | Ｍｏｓ集積回路 |
-
1985
- 1985-10-04 JP JP60222119A patent/JPS6281809A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210913A (ja) * | 1989-02-10 | 1990-08-22 | Matsushita Electric Ind Co Ltd | Ｍｏｓ集積回路 |
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