JPH04213919A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04213919A JPH04213919A JP40121590A JP40121590A JPH04213919A JP H04213919 A JPH04213919 A JP H04213919A JP 40121590 A JP40121590 A JP 40121590A JP 40121590 A JP40121590 A JP 40121590A JP H04213919 A JPH04213919 A JP H04213919A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- input terminal
- mos transistor
- transistors
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の回路構
成に関し、特にＥＸ−ＮＯＲ回路を構成する半導体集積
回路に関するものである。
成に関し、特にＥＸ−ＮＯＲ回路を構成する半導体集積
回路に関するものである。
【０００２】
【従来の技術】従来のＣ−ＭＯＳのＥＸ−ＮＯＲ回路の
一般的な構成を図２に示す。この回路では、電源端子１
１と出力端子１０の間に、ＰチャネルＭＯＳトランジス
タ１８及び直列に接続されたＰチャネルＭＯＳトランジ
スタ１６，１７が接続され、また、接地端子に並列に接
続されたＮチャネルＭＯＳトランジスタ２０，２１のド
レインと出力端子１０の間にＮチャネルＭＯＳトランジ
スタ１９が接続されている。また、電源端子１１に並列
に接続されるＰチャネルＭＯＳトンジスタ１２，１３の
ドレインと、接地端子に直列に接続されるＮチャネルＭ
ＯＳトランジスタ１４，１５のドレインが、Ｐチャネル
ＭＯＳトランジスタ１８とＮチャネルＭＯＳトランジス
タ１９のゲートに接続されている。また、ＰチャネルＭ
ＯＳトランジスタ１３，１６とＮチャネルＭＯＳトラン
ジスタ１４，２１のゲートに入力端子８が接続され、Ｐ
チャネルＭＯＳトランジスタ１２，１７とＮチャネルＭ
ＯＳトランジスタ１５，２０のゲートに入力端子９が接
続された構成である。
一般的な構成を図２に示す。この回路では、電源端子１
１と出力端子１０の間に、ＰチャネルＭＯＳトランジス
タ１８及び直列に接続されたＰチャネルＭＯＳトランジ
スタ１６，１７が接続され、また、接地端子に並列に接
続されたＮチャネルＭＯＳトランジスタ２０，２１のド
レインと出力端子１０の間にＮチャネルＭＯＳトランジ
スタ１９が接続されている。また、電源端子１１に並列
に接続されるＰチャネルＭＯＳトンジスタ１２，１３の
ドレインと、接地端子に直列に接続されるＮチャネルＭ
ＯＳトランジスタ１４，１５のドレインが、Ｐチャネル
ＭＯＳトランジスタ１８とＮチャネルＭＯＳトランジス
タ１９のゲートに接続されている。また、ＰチャネルＭ
ＯＳトランジスタ１３，１６とＮチャネルＭＯＳトラン
ジスタ１４，２１のゲートに入力端子８が接続され、Ｐ
チャネルＭＯＳトランジスタ１２，１７とＮチャネルＭ
ＯＳトランジスタ１５，２０のゲートに入力端子９が接
続された構成である。
【０００３】次に回路の動作を説明する。入力端子８及
び９がロウレベルのとき、ＰチャネルＭＯＳトランジス
タ１２，１３，１６，１７がオンし、ＮチャネルＭＯＳ
トランジスタ１４，１５，２０，２１はオフする。よっ
て出力端子１０にはハイレベルが出力される。
び９がロウレベルのとき、ＰチャネルＭＯＳトランジス
タ１２，１３，１６，１７がオンし、ＮチャネルＭＯＳ
トランジスタ１４，１５，２０，２１はオフする。よっ
て出力端子１０にはハイレベルが出力される。
【０００４】入力端子８がロウレベルで、入力端子９が
ハイレベルのときは、ＰチャネルＭＯＳトランジスタ１
３，１６及びＮチャネルＭＯＳトランジスタ１５，２０
がオンし、ＰチャネルＭＯＳトランジスタ１２，１７お
よびＮチャネルＭＯＳトンジスタ１４，２１がオフする
。よってＰチャネルＭＯＳトランジスタ１８及びＮチャ
ネルＭＯＳトランジスタ１９のゲート入力はハイレベル
となりＰチャネルＭＯＳトランジスタ１８がオフし、Ｎ
チャネルＭＯＳトランジスタがオンすることにより、出
力端子１０にはロウレベルが出力される。
ハイレベルのときは、ＰチャネルＭＯＳトランジスタ１
３，１６及びＮチャネルＭＯＳトランジスタ１５，２０
がオンし、ＰチャネルＭＯＳトランジスタ１２，１７お
よびＮチャネルＭＯＳトンジスタ１４，２１がオフする
。よってＰチャネルＭＯＳトランジスタ１８及びＮチャ
ネルＭＯＳトランジスタ１９のゲート入力はハイレベル
となりＰチャネルＭＯＳトランジスタ１８がオフし、Ｎ
チャネルＭＯＳトランジスタがオンすることにより、出
力端子１０にはロウレベルが出力される。
【０００５】入力端子８がハイレベルで、入力端子９が
ロウレベルのとき、ＰチャネルＭＯＳトランジスタ１２
，１７及びＮチャネルＭＯＳトランジスタ１４，２１が
オンし、ＰチャネルＭＯＳトランジスタ１３，１６及び
ＮチャネルＭＯＳトランジスタ１５，２０がオフする。 よってＰチャネルＭＯＳトランジスタ１８及びＮチャネ
ルＭＯＳトランジスタ１９のゲート入力はハイレベルと
なり、ＰチャネルＭＯＳトランジスタ１８がオフし、Ｎ
チャネルＭＯＳトランジスタ１９がオンすることにより
、出力端子にはロウレベルが出力される。
ロウレベルのとき、ＰチャネルＭＯＳトランジスタ１２
，１７及びＮチャネルＭＯＳトランジスタ１４，２１が
オンし、ＰチャネルＭＯＳトランジスタ１３，１６及び
ＮチャネルＭＯＳトランジスタ１５，２０がオフする。 よってＰチャネルＭＯＳトランジスタ１８及びＮチャネ
ルＭＯＳトランジスタ１９のゲート入力はハイレベルと
なり、ＰチャネルＭＯＳトランジスタ１８がオフし、Ｎ
チャネルＭＯＳトランジスタ１９がオンすることにより
、出力端子にはロウレベルが出力される。
【０００６】入力端子８及び９がハイレベルのとき、Ｎ
チャネルＭＯＳトランジスタ１４，１５，２０，２１が
オンし、ＰチャネルＭＯＳトランジスタ１２，１３，１
６，１７がオフする。よって、ＰチャネルＭＯＳトラン
ジスタ１８とＮチャネルＭＯＳトランジスタ１９のゲー
ト入力はロウレベルとなり、ＰチャネルＭＯＳトランジ
スタ１８がオンし、ＮチャネルＭＯＳトランジスタ１９
がオフすることにより、出力端子にはロウレベルが出力
される。
チャネルＭＯＳトランジスタ１４，１５，２０，２１が
オンし、ＰチャネルＭＯＳトランジスタ１２，１３，１
６，１７がオフする。よって、ＰチャネルＭＯＳトラン
ジスタ１８とＮチャネルＭＯＳトランジスタ１９のゲー
ト入力はロウレベルとなり、ＰチャネルＭＯＳトランジ
スタ１８がオンし、ＮチャネルＭＯＳトランジスタ１９
がオフすることにより、出力端子にはロウレベルが出力
される。
【０００７】以上のように、従来のＥＸ−ＮＯＲ回路は
Ｃ−ＭＯＳで構成すると、ＰチャネルＭＯＳトランジス
タ５個とＮチャネルＭＯＳトランジスタ５個の計１０個
で構成されていた。
Ｃ−ＭＯＳで構成すると、ＰチャネルＭＯＳトランジス
タ５個とＮチャネルＭＯＳトランジスタ５個の計１０個
で構成されていた。
【０００８】
【発明が解決しようとする課題】前述の従来回路は通常
全体のトランジスタ数がＰチャネルＭＯＳトランジスタ
５個とＮチャネルＭＯＳトランジスタで構成される為、
トランジスタ数が多くチップ面積が大きくなるという欠
点があった。
全体のトランジスタ数がＰチャネルＭＯＳトランジスタ
５個とＮチャネルＭＯＳトランジスタで構成される為、
トランジスタ数が多くチップ面積が大きくなるという欠
点があった。
【０００９】本発明の目的は、回路を構成するトランジ
スタ数を減らし、チップ占有面積を小さくするＥＸ−Ｎ
ＯＲ回路を提供することにある。
スタ数を減らし、チップ占有面積を小さくするＥＸ−Ｎ
ＯＲ回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、電源と節点間に直列に接続されそれぞれのゲートに
第１の入力端と第２の入力端が接続された第１の一導電
型トランジスタ及び第２の一導電型トランジスタと、ソ
ース・ドレイン路が前記節点と前記第１の入力端間に接
続されゲートが前記第２の入力端に接続された第１の逆
導電型トランジスタと、前記第１の入力端を入力に接続
されたインバータ回路と、ソース・ドレイン路が前記節
点と前記第２の入力端間に接続されゲートが前記インバ
ータ回路の出力に接続された第３の一導電型トランジス
タと、ソース・ドレイン路が前記節点と前記第２の入力
端間に接続されゲートが前記第１の入力端間に接続され
た第２の逆導電型トランジスタとを有することを特徴と
する。
は、電源と節点間に直列に接続されそれぞれのゲートに
第１の入力端と第２の入力端が接続された第１の一導電
型トランジスタ及び第２の一導電型トランジスタと、ソ
ース・ドレイン路が前記節点と前記第１の入力端間に接
続されゲートが前記第２の入力端に接続された第１の逆
導電型トランジスタと、前記第１の入力端を入力に接続
されたインバータ回路と、ソース・ドレイン路が前記節
点と前記第２の入力端間に接続されゲートが前記インバ
ータ回路の出力に接続された第３の一導電型トランジス
タと、ソース・ドレイン路が前記節点と前記第２の入力
端間に接続されゲートが前記第１の入力端間に接続され
た第２の逆導電型トランジスタとを有することを特徴と
する。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示す回路図である。電
源端子１１と出力端子１０の間にＰチャネルＭＯＳトラ
ンジスタ１，２が直列接続され、出力端子１０と入力端
子９の間にはＰチャネルＭＯＳトランジスタ４とＮチャ
ネルＭＯＳトランジスタ５が並列接続され、出力端子１
０と入力端子８の間にはＮチャネルＭＯＳトランジスタ
３が接続されている。また電源端子１１と接地端子間に
ＰチャネルＭＯＳトランジスタ６とＮチャネルＭＯＳト
ランジスタ７とが直列接続され、その接続点はＰチャネ
ルＭＯＳトランジスタ４のゲートに入力されている。そ
して、ＰチャネルＭＯＳトランジスタ１，６及びＮチャ
ネルＭＯＳトランジスタ５，７のゲートには入力端子８
が入力され、ＰチャネルＭＯＳトランジスタ２とＮチャ
ネルＭＯＳトランジスタ３のゲートには入力端子９が入
力されている。
る。図１は、本発明の一実施例を示す回路図である。電
源端子１１と出力端子１０の間にＰチャネルＭＯＳトラ
ンジスタ１，２が直列接続され、出力端子１０と入力端
子９の間にはＰチャネルＭＯＳトランジスタ４とＮチャ
ネルＭＯＳトランジスタ５が並列接続され、出力端子１
０と入力端子８の間にはＮチャネルＭＯＳトランジスタ
３が接続されている。また電源端子１１と接地端子間に
ＰチャネルＭＯＳトランジスタ６とＮチャネルＭＯＳト
ランジスタ７とが直列接続され、その接続点はＰチャネ
ルＭＯＳトランジスタ４のゲートに入力されている。そ
して、ＰチャネルＭＯＳトランジスタ１，６及びＮチャ
ネルＭＯＳトランジスタ５，７のゲートには入力端子８
が入力され、ＰチャネルＭＯＳトランジスタ２とＮチャ
ネルＭＯＳトランジスタ３のゲートには入力端子９が入
力されている。
【００１２】次に、この回路の動作を説明する。入力端
子８及び９が共にロウレベルのとき、ＰチャネルＭＯＳ
トランジスタ１，２及び６がオンし、ＮチャネルＭＯＳ
トランジスタ３，５，７がオフする。よって、Ｐチャネ
ルＭＯＳトランジスタ４はゲート入力がハイレベルとな
りオフし、出力端子１０にはハイレベルが出力される。
子８及び９が共にロウレベルのとき、ＰチャネルＭＯＳ
トランジスタ１，２及び６がオンし、ＮチャネルＭＯＳ
トランジスタ３，５，７がオフする。よって、Ｐチャネ
ルＭＯＳトランジスタ４はゲート入力がハイレベルとな
りオフし、出力端子１０にはハイレベルが出力される。
【００１３】入力端子８がロウレベルで、入力端子９が
ハイレベルのときには、ＰチャネルＭＯＳトランジスタ
１，６及びＮチャネルＭＯＳトランジスタ３がオンし、
ＰチャネルＭＯＳトランジスタ２及びＮチャネルＭＯＳ
トランジスタ５，７はオフする。また、ＰチャネルＭＯ
Ｓトランジスタ４はゲート入力がハイレベルとなりオフ
する。従って、出力端子１０にはＮチャネルＭＯＳトラ
ンジスタ３によって入力端子８のロウレベルが出力端子
１０に出力される。
ハイレベルのときには、ＰチャネルＭＯＳトランジスタ
１，６及びＮチャネルＭＯＳトランジスタ３がオンし、
ＰチャネルＭＯＳトランジスタ２及びＮチャネルＭＯＳ
トランジスタ５，７はオフする。また、ＰチャネルＭＯ
Ｓトランジスタ４はゲート入力がハイレベルとなりオフ
する。従って、出力端子１０にはＮチャネルＭＯＳトラ
ンジスタ３によって入力端子８のロウレベルが出力端子
１０に出力される。
【００１４】入力端子８がハイレベルで、入力端子９が
ロウレベルのときには、ＰチャネルＭＯＳトランジスタ
２及びＮチャネルＭＯＳトランジスタ５，７がオンし、
ＰチャネルＭＯＳトランジスタ１，６およびＮチャネル
ＭＯＳトランジスタ３はオフする。よって、出力端子に
はＮチャネルＭＯＳトランジスタ５によって入力端子９
のロウレベルが出力端子１０に出力される。
ロウレベルのときには、ＰチャネルＭＯＳトランジスタ
２及びＮチャネルＭＯＳトランジスタ５，７がオンし、
ＰチャネルＭＯＳトランジスタ１，６およびＮチャネル
ＭＯＳトランジスタ３はオフする。よって、出力端子に
はＮチャネルＭＯＳトランジスタ５によって入力端子９
のロウレベルが出力端子１０に出力される。
【００１５】入力端子８及び９が共にハレレベルのとき
、ＮチャネルＭＯＳトランジスタ３，５，７がオンし、
ＰチャネルＭＯＳトランジスタ１，２，６はオフする。 また、ＰチャネルＭＯＳトランジスタ４はゲート入力が
ロウレベルとなり、オンする。よって出力端子１０には
ＰチャネルＭＯＳトランジスタ４により入力端子９のハ
イレベルが出力端子１０に出力される。
、ＮチャネルＭＯＳトランジスタ３，５，７がオンし、
ＰチャネルＭＯＳトランジスタ１，２，６はオフする。 また、ＰチャネルＭＯＳトランジスタ４はゲート入力が
ロウレベルとなり、オンする。よって出力端子１０には
ＰチャネルＭＯＳトランジスタ４により入力端子９のハ
イレベルが出力端子１０に出力される。
【００１６】以上のように本発明による回路はＰチャネ
ルＭＯＳトランジスタ４個とＮチャネルＭＯＳトランジ
スタ３個でＥＸ−ＮＯＲ回路の論理を構成できる。
ルＭＯＳトランジスタ４個とＮチャネルＭＯＳトランジ
スタ３個でＥＸ−ＮＯＲ回路の論理を構成できる。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
による回路は、全体のトランジスタ数がＰチャネルＭＯ
Ｓトランジスタ４個、ＮチャネルＭＯＳトランジスタ３
個で構成される為、トランジスタ数が少なくチップ占有
面積を小さくすることができる効果がある。
による回路は、全体のトランジスタ数がＰチャネルＭＯ
Ｓトランジスタ４個、ＮチャネルＭＯＳトランジスタ３
個で構成される為、トランジスタ数が少なくチップ占有
面積を小さくすることができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のＣ−ＭＯＳのＥＸ−ＮＯＲ回路の一例を
示す回路である。
示す回路である。
１，２，４，６，１２，１３，１６，１７，１８
ＰチャネルＭＯＳトランジスタ ３，５，７，１４，１５，１９，２０，２１ Ｎ
チャネルＭＯＳトランジスタ ８ 入力端子１ ９ 入力端子２ １０ 出力端子 １１ 電源端子
ＰチャネルＭＯＳトランジスタ ３，５，７，１４，１５，１９，２０，２１ Ｎ
チャネルＭＯＳトランジスタ ８ 入力端子１ ９ 入力端子２ １０ 出力端子 １１ 電源端子
Claims (1)
- 【請求項１】 電源と節点間に直列に接続されそれぞ
れのゲートに第１の入力端と第２の入力端が接続された
第１の一導電型トランジスタ及び第２の一導電型トラン
ジスタと、ソース・ドレイン路が前記節点と前記第１の
入力端間に接続されゲートが前記第２の入力端に接続さ
れた第１の逆導電型トランジスタと、前記第１の入力端
を入力に接続されたインバータ回路と、ソース・ドレイ
ン路が前記節点と前記第２の入力端間に接続されゲート
が前記インバータ回路の出力に接続された第３の一導電
型トランジスタと、ソース・ドレイン路が前記節点と前
記第２の入力端間に接続されゲートが前記第１の入力端
間に接続された第２の逆導電型トランジスタとを有する
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40121590A JPH04213919A (ja) | 1990-12-11 | 1990-12-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40121590A JPH04213919A (ja) | 1990-12-11 | 1990-12-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213919A true JPH04213919A (ja) | 1992-08-05 |
Family
ID=18511058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40121590A Pending JPH04213919A (ja) | 1990-12-11 | 1990-12-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781032A (en) * | 1996-09-09 | 1998-07-14 | International Business Machines Corporation | Programmable inverter circuit used in a programmable logic cell |
-
1990
- 1990-12-11 JP JP40121590A patent/JPH04213919A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781032A (en) * | 1996-09-09 | 1998-07-14 | International Business Machines Corporation | Programmable inverter circuit used in a programmable logic cell |
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