JPH04343111A - 中間レベル生成回路 - Google Patents

中間レベル生成回路

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Publication number
JPH04343111A
JPH04343111A JP11520391A JP11520391A JPH04343111A JP H04343111 A JPH04343111 A JP H04343111A JP 11520391 A JP11520391 A JP 11520391A JP 11520391 A JP11520391 A JP 11520391A JP H04343111 A JPH04343111 A JP H04343111A
Authority
JP
Japan
Prior art keywords
terminal
intermediate level
transistor
gate input
generation circuit
Prior art date
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Pending
Application number
JP11520391A
Other languages
English (en)
Inventor
Hiroshi Terui
照井 博司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP11520391A priority Critical patent/JPH04343111A/ja
Publication of JPH04343111A publication Critical patent/JPH04343111A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は中間レベル生成回路に関
し、特に半導体集積回路に用いられる中間レベル生成回
路に関する。
【0002】
【従来の技術】従来の中間レベル生成回路を図2に示す
。図2を参照すると、この中間レベル生成回路は、ソー
スが高位電源端子(電圧VDD)1に接続されゲートと
ドレインとが短絡されたPチャネルMOS電界効果型ト
ランジスタ(以後PMOSトランジスタと記す)P1 
と、ソースが接地端子2に接続されゲートが高位電源端
子1に接続されドレンイがPMOSトランジスタP1 
のドレインに接続されたNチャネルMOS電界効果型ト
ランジスタ(以後NMOSトランジスタと記す)N1 
とで構成されている。
【0003】この回路では2つのMOSトランジスタの
共通のドレインが出力端3になっており、高位電源端子
1に電源電圧VDDが印加されると、出力端3の電圧レ
ベルはPMOSトランジスタP1 とNMOSトランジ
スタN1 の導通抵抗の比によって決まる。そして、一
般にMOSトランジスタの導通抵抗はそのMOSトラン
ジスタのゲートにおけるゲート幅Wとゲート長Lの比(
以後W/Lと記す)によって決まるので、PMOSトラ
ンジスタP1 のW/LとNMOSトランジスタN1 
のW/Lの比を適当な値にする事により希望する中間レ
ベルの出力を得る事が出来る。
【0004】
【発明が解決しようとする課題】上述した従来の中間レ
ベル生成回路においては、出力端3に出力される電圧レ
ベルはPMOSトランジスタP1 のW/LとNMOS
トランジスタN1 のW/Lの比で決まり、任意の電源
電圧VDDに対して1つの値だけしか出力されない。す
なわち、出力電圧レベルがMOSトランジスタの構造設
計(W/Lの決定)および回路設計(電源電圧VDDの
決定)の段階で決まってしまい、その後はこれを変える
ことができないので、出力端3の後に接続される回路(
図示せず)に対する融通性が低くく、最適なレベルを供
給するとができないという欠点がある。
【0005】
【課題を解決するための手段】本発明の中間レベル生成
回路は、第1のディジタル入力信号を共通なゲート入力
とし、高位電源端子と接地端子との間にドレインを共通
にして直列に接続された第1のPチャネルMOS電界効
果型トランジスタおよび第1のNチャネルMOS電界効
果型トランジスタと、第2のディジタル入力信号を共通
なゲート入力とし、高位電源端子と接地端子との間にド
レインを共通にして直列に接続された第2のPチャネル
MOS電界効果型トランジスタおよび第2のNチャネル
MOS電界効果型トランジスタとを含み、前記4つのM
OS電界効果型のドレインを共通に接続して中間レベル
出力端子とすることを特徴とする。
【0006】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図1は本発明の一実施例の回路図であ
る。図1を参照すると、本実施例による中間レベル生成
回路は、高位電源端子1と接地端子2との間にドレイン
を共通にして直列接続されたPMOSトランジスタP2
 とNMOSトランジスタN2 とからなる回路と、同
じく高位電源端子2の接地端子2との間にドレインを共
通にして直列接続されたPMOSトランジスタP3 と
NMOSトランジスタN3 とからなる回路とを有して
いる。おのおのの回路では、PMOSトランジスタP2
 とNMOSトランジスタN2 のそれぞれのゲートが
共通に接続されゲート入力端4に接続されている。PM
OSトランジスタP3 とNMOSトランジスタN3 
のそれぞれのゲートも共通に接続されゲート入力端5に
接続されている。 そして4つのMOSトランジスタのドレインはすべて共
通に接続され、この共通の接続点がこの中間レベル生成
回路の出力端3となっている。
【0007】本実施例の中間レベル生成回路においては
、出力電圧レベルは、ゲート入力端4および5の電位の
状態に応じて、以下のような4つの状態に設定される。 (1)ゲート入力端4およびゲート入力端5が共にハイ
レベル(以下“H”と記す)の時、出力電圧レベルは接
地電位。 (2)ゲート入力端4およびゲート入力端5が共にロー
レベル(以下“L”と記す)の時、出力電圧レベルはV
DDレベル。 (3)ゲート入力端4が“H”、ゲート入力端5が“L
”の時、NMOSトランジスタN2 とPMOSトラン
ジスタP3 がオンし、出力電圧レベルはNMOSトラ
ンジスタN2 とPMOSトランジスタP3 の導通抵
抗の比により決まる。 (4)ゲート入力端4が“L”、ゲート入力端5が“H
”の時、NMOSトランジスタN3 とPMOSトラン
ジスタP2 がオンし出力電圧レベルはNMOSトラン
ジスタN3 とPMOSトランジスタP2の導通抵抗の
比により決まる。
【0008】すなわち、NMOSトランジスタN2 お
よびN3 並びにPMOSトランジスタP2 およびP
3 のW/Lを適当な値にする事により、希望する中間
レベルを生成する事が出来る。
【0009】
【発明の効果】以上説明したように、本発明によれば、
2つの入力の論理の組み合わせにより4つの出力電圧レ
ベルのうちから一つを選択する事ができる。そしてその
中の2つは中間レベルであるので出力端の後に接続され
る回路に対する融通性を増すことができるという効果を
有する。
【図面の簡単な説明】
【図1】本発明の一実施例による中間レベル生成回路の
回路図である。
【図2】従来の中間レベル生成回路の回路図である。
【符号の説明】
1    高位電源端子 2    接地端子 3    出力端 4,5    ゲート入力端

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  第1のディジタル入力信号を共通なゲ
    ート入力とし、高位電源端子と接地端子との間にドレイ
    ンを共通にして直列に接続された第1のPチャネルMO
    S電界効果型トランジスタおよび第1のNチャネルMO
    S電界効果型トランジスタと、第2のディジタル入力信
    号を共通なゲート入力とし、高位電源端子と接地端子と
    の間にドレインを共通にして直列に接続された第2のP
    チャネルMOS電界効果型トランジスタおよび第2のN
    チャネルMOS電界効果型トランジスタとを含み、前記
    4つのMOS電界効果型のドレインを共通に接続して中
    間レベル出力端子とすることを特徴とする中間レベル生
    成回路。
JP11520391A 1991-05-21 1991-05-21 中間レベル生成回路 Pending JPH04343111A (ja)

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JP11520391A JPH04343111A (ja) 1991-05-21 1991-05-21 中間レベル生成回路

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