JPH0514172A - 入力回路 - Google Patents
入力回路Info
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- JPH0514172A JPH0514172A JP3185602A JP18560291A JPH0514172A JP H0514172 A JPH0514172 A JP H0514172A JP 3185602 A JP3185602 A JP 3185602A JP 18560291 A JP18560291 A JP 18560291A JP H0514172 A JPH0514172 A JP H0514172A
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- Japan
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- mos transistor
- channel mos
- input
- drain
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Abstract
(57)【要約】
【目的】 中間レベルの入力に対して、電源と接地との
間の貫通電流を低減することができる入力回路を提供す
る。 【構成】 入力レベルＶi が中間レベルである場合、Ｍ
ＯＳトランジスタＭ1 ，Ｍ2 を流れる貫通電流をＭＯＳ
トランジスタＭ5 のオン抵抗により低減する。一方、Ｍ
ＯＳトランジスタＭ3，Ｍ4 にはＭＯＳトランジスタＭ5
のしきい値レベルの差をもつゲート電圧を印加し、Ｍ
ＯＳトランジスタＭ3 ，Ｍ4を共にオフ状態にすること
により、ＭＯＳトランジスタＭ3 ，Ｍ4 に貫通電流が流
れることを防止する。 【効果】 アナログ入力とディジタル入力との兼用端子
において、入力を選択する制御回路を設けなくても貫通
電流を低減することができるので、端子数が増加して
も、その集積化が容易である。
間の貫通電流を低減することができる入力回路を提供す
る。 【構成】 入力レベルＶi が中間レベルである場合、Ｍ
ＯＳトランジスタＭ1 ，Ｍ2 を流れる貫通電流をＭＯＳ
トランジスタＭ5 のオン抵抗により低減する。一方、Ｍ
ＯＳトランジスタＭ3，Ｍ4 にはＭＯＳトランジスタＭ5
のしきい値レベルの差をもつゲート電圧を印加し、Ｍ
ＯＳトランジスタＭ3 ，Ｍ4を共にオフ状態にすること
により、ＭＯＳトランジスタＭ3 ，Ｍ4 に貫通電流が流
れることを防止する。 【効果】 アナログ入力とディジタル入力との兼用端子
において、入力を選択する制御回路を設けなくても貫通
電流を低減することができるので、端子数が増加して
も、その集積化が容易である。
Description
【０００１】
【産業上の利用分野】本発明は特にディジタル入力及び
アナログ入力を同一の入力端子で兼用する場合に好適の
入力回路に関する。
アナログ入力を同一の入力端子で兼用する場合に好適の
入力回路に関する。
【０００２】
【従来の技術】図４は従来の入力回路を示す回路図であ
る。ＰチャネルＭＯＳトランジスタＭ1 はそのゲートが
入力端子に接続され、そのソースが電源（電源電位；Ｖ
ｄｄ）に接続されている。ＮチャネルＭＯＳトランジス
タＭ2 はそのゲートが入力端子に接続され、そのソース
が接地されている。ＰチャネルＭＯＳトランジスタＭ3
はそのゲートがＭＯＳトランジスタＭ1 ，Ｍ2 の共通ド
レインに接続され、そのソースが電源に接続され、その
ドレインが出力端子に接続されている。ＮチャネルＭＯ
ＳトランジスタＭ4 はそのゲートがＭＯＳトランジスタ
Ｍ1 ，Ｍ2 の共通ドレインに接続され、そのソースが接
地され、そのドレインが出力端子に接続されている。
る。ＰチャネルＭＯＳトランジスタＭ1 はそのゲートが
入力端子に接続され、そのソースが電源（電源電位；Ｖ
ｄｄ）に接続されている。ＮチャネルＭＯＳトランジス
タＭ2 はそのゲートが入力端子に接続され、そのソース
が接地されている。ＰチャネルＭＯＳトランジスタＭ3
はそのゲートがＭＯＳトランジスタＭ1 ，Ｍ2 の共通ド
レインに接続され、そのソースが電源に接続され、その
ドレインが出力端子に接続されている。ＮチャネルＭＯ
ＳトランジスタＭ4 はそのゲートがＭＯＳトランジスタ
Ｍ1 ，Ｍ2 の共通ドレインに接続され、そのソースが接
地され、そのドレインが出力端子に接続されている。
【０００３】このように構成される入力回路において
は、入力端子に入力レベルＶi を印加すると、出力端子
には入力レベルＶi と同相の出力レベルＶout が導出さ
れる。
は、入力端子に入力レベルＶi を印加すると、出力端子
には入力レベルＶi と同相の出力レベルＶout が導出さ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の入力回路においては、図５に示すように、特に
ディジタル入力及びアナログ入力を同一の入力端子で兼
用する場合に、入力レベルＶi が電源電位と接地電位と
の中間レベルになると、電源と接地との間に貫通電流が
流れるという問題点がある。即ち、ＭＯＳトランジスタ
Ｍ1 ，Ｍ2 の共通ドレインとＭＯＳトランジスタＭ3 ，
Ｍ4 の共通ゲートとの間のノードをＡとした場合、図６
に示すように、ノードＡにおける電位ＶA 及び出力端子
における出力レベルＶout は入力レベルＶi が中間レベ
ルであるときに反転するので、ＰチャネルＭＯＳトラン
ジスタＭ1，Ｍ3 及びＮチャネルＭＯＳトランジスタＭ2
，Ｍ4 が同時にＯＮ状態になり、貫通電流が流れる。
た従来の入力回路においては、図５に示すように、特に
ディジタル入力及びアナログ入力を同一の入力端子で兼
用する場合に、入力レベルＶi が電源電位と接地電位と
の中間レベルになると、電源と接地との間に貫通電流が
流れるという問題点がある。即ち、ＭＯＳトランジスタ
Ｍ1 ，Ｍ2 の共通ドレインとＭＯＳトランジスタＭ3 ，
Ｍ4 の共通ゲートとの間のノードをＡとした場合、図６
に示すように、ノードＡにおける電位ＶA 及び出力端子
における出力レベルＶout は入力レベルＶi が中間レベ
ルであるときに反転するので、ＰチャネルＭＯＳトラン
ジスタＭ1，Ｍ3 及びＮチャネルＭＯＳトランジスタＭ2
，Ｍ4 が同時にＯＮ状態になり、貫通電流が流れる。
【０００５】そこで、ディジタル入力及びアナログ入力
のいずれを選択するかを、入力端子に付加したレジスタ
等に予め入力しておき、このレジスタ等を制御すること
により上述の貫通電流を低減している。しかしながら、
このような制御回路は入力端子が増加する毎に設ける必
要があるので、回路規模が大きくなり、集積化が困難に
なるという欠点がある。
のいずれを選択するかを、入力端子に付加したレジスタ
等に予め入力しておき、このレジスタ等を制御すること
により上述の貫通電流を低減している。しかしながら、
このような制御回路は入力端子が増加する毎に設ける必
要があるので、回路規模が大きくなり、集積化が困難に
なるという欠点がある。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、電源と接地との間の貫通電流を低減するこ
とができる入力回路を提供することを目的とする。
のであって、電源と接地との間の貫通電流を低減するこ
とができる入力回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る入力回路
は、ゲートが入力端子に接続されソースが電源に接続さ
れた第１のＰチャネルＭＯＳトランジスタと、ゲートが
前記入力端子に接続されソースが接地された第１のＮチ
ャネルＭＯＳトランジスタと、ゲートが前記第１のＰチ
ャネルＭＯＳトランジスタのドレインに接続されソース
が前記電源に接続されドレインが出力端子に接続された
第２のＰチャネルＭＯＳトランジスタと、ゲートが前記
第１のＮチャネルＭＯＳトランジスタのドレインに接続
されソースが接地されドレインが前記出力端子に接続さ
れた第２のＮチャネルＭＯＳトランジスタと、ゲート及
びドレインが前記第１のＰチャネルＭＯＳトランジスタ
のドレイン又は前記第１のＮチャネルＭＯＳトランジス
タのドレインに共通接続されソースが前記第１のＮチャ
ネルＭＯＳトランジスタのドレイン又は前記第１のＰチ
ャネルＭＯＳトランジスタのドレインに接続された第３
のＮチャネルＭＯＳトランジスタ又は第３のＰチャネル
ＭＯＳトランジスタとを有することを特徴とする。
は、ゲートが入力端子に接続されソースが電源に接続さ
れた第１のＰチャネルＭＯＳトランジスタと、ゲートが
前記入力端子に接続されソースが接地された第１のＮチ
ャネルＭＯＳトランジスタと、ゲートが前記第１のＰチ
ャネルＭＯＳトランジスタのドレインに接続されソース
が前記電源に接続されドレインが出力端子に接続された
第２のＰチャネルＭＯＳトランジスタと、ゲートが前記
第１のＮチャネルＭＯＳトランジスタのドレインに接続
されソースが接地されドレインが前記出力端子に接続さ
れた第２のＮチャネルＭＯＳトランジスタと、ゲート及
びドレインが前記第１のＰチャネルＭＯＳトランジスタ
のドレイン又は前記第１のＮチャネルＭＯＳトランジス
タのドレインに共通接続されソースが前記第１のＮチャ
ネルＭＯＳトランジスタのドレイン又は前記第１のＰチ
ャネルＭＯＳトランジスタのドレインに接続された第３
のＮチャネルＭＯＳトランジスタ又は第３のＰチャネル
ＭＯＳトランジスタとを有することを特徴とする。
【０００８】
【作用】本発明においては、入力端子における入力レベ
ルが第１のＮチャネルＭＯＳトランジスタのしきい値レ
ベルより低いとき、前記第１のＰチャネルＭＯＳトラン
ジスタは導通状態となり、前記第１のＮチャネルＭＯＳ
トランジスタは非導通状態となる。このとき、第１のＰ
チャネルＭＯＳトランジスタのドレインと第２のＰチャ
ネルＭＯＳトランジスタのゲートとの間の第１の相互接
続点における電位は電源電位と等しくなるが、第１のＮ
チャネルＭＯＳトランジスタのドレインと第２のＮチャ
ネルＭＯＳトランジスタのゲートとの間の第２の相互接
続点における電位は第３のＮチャネルＭＯＳトランジス
タ又は第３のＰチャネルＭＯＳトランジスタ（以下、第
３のＭＯＳトランジスタという）のしきい値レベルの分
だけ電源電位から低くなる。この場合、第２のＰチャネ
ルＭＯＳトランジスタは非導通状態となり、第２のＮチ
ャネルＭＯＳトランジスタは導通状態となるので、出力
端子における出力レベルは接地電位となる。
ルが第１のＮチャネルＭＯＳトランジスタのしきい値レ
ベルより低いとき、前記第１のＰチャネルＭＯＳトラン
ジスタは導通状態となり、前記第１のＮチャネルＭＯＳ
トランジスタは非導通状態となる。このとき、第１のＰ
チャネルＭＯＳトランジスタのドレインと第２のＰチャ
ネルＭＯＳトランジスタのゲートとの間の第１の相互接
続点における電位は電源電位と等しくなるが、第１のＮ
チャネルＭＯＳトランジスタのドレインと第２のＮチャ
ネルＭＯＳトランジスタのゲートとの間の第２の相互接
続点における電位は第３のＮチャネルＭＯＳトランジス
タ又は第３のＰチャネルＭＯＳトランジスタ（以下、第
３のＭＯＳトランジスタという）のしきい値レベルの分
だけ電源電位から低くなる。この場合、第２のＰチャネ
ルＭＯＳトランジスタは非導通状態となり、第２のＮチ
ャネルＭＯＳトランジスタは導通状態となるので、出力
端子における出力レベルは接地電位となる。
【０００９】また、入力端子における入力レベルが第１
のＮチャネルＭＯＳトランジスタのしきい値レベルより
も高くなると、前記第１のＮチャネルＭＯＳトランジス
タは導通状態となり、前記第２の相互接続点における電
位は急激に低くなる。このとき、第１のＰチャネルＭＯ
Ｓトランジスタ、第３のＭＯＳトランジスタ及び第１の
ＮチャネルＭＯＳトランジスタを介して貫通電流が流れ
るが、この貫通電流は前記第３のＭＯＳトランジスタの
ＯＮ抵抗により飽和してこのＯＮ抵抗に基づく所定値を
示す。この場合、第２のＮチャネルＭＯＳトランジスタ
及び第２のＰチャネルＭＯＳトランジスタは共に非導通
状態となり、出力端子はハイインピーダンス状態となる
ので、出力端子における出力レベルは接地電位と電源電
位との中間電位となる。
のＮチャネルＭＯＳトランジスタのしきい値レベルより
も高くなると、前記第１のＮチャネルＭＯＳトランジス
タは導通状態となり、前記第２の相互接続点における電
位は急激に低くなる。このとき、第１のＰチャネルＭＯ
Ｓトランジスタ、第３のＭＯＳトランジスタ及び第１の
ＮチャネルＭＯＳトランジスタを介して貫通電流が流れ
るが、この貫通電流は前記第３のＭＯＳトランジスタの
ＯＮ抵抗により飽和してこのＯＮ抵抗に基づく所定値を
示す。この場合、第２のＮチャネルＭＯＳトランジスタ
及び第２のＰチャネルＭＯＳトランジスタは共に非導通
状態となり、出力端子はハイインピーダンス状態となる
ので、出力端子における出力レベルは接地電位と電源電
位との中間電位となる。
【００１０】そして、入力レベルが更に高くなると、第
１のＰチャネルＭＯＳトランジスタは非導通状態とな
り、前記第１の相互接続点における電位は急激に低くな
り、前記第３のＭＯＳトランジスタのしきい値レベルに
到達する。このとき、貫通電流は入力レベルの増大に伴
って徐々に減少する。この場合、第２のＰチャネルＭＯ
Ｓトランジスタは導通状態となるので、出力端子におけ
る出力レベルは電源電位となる。
１のＰチャネルＭＯＳトランジスタは非導通状態とな
り、前記第１の相互接続点における電位は急激に低くな
り、前記第３のＭＯＳトランジスタのしきい値レベルに
到達する。このとき、貫通電流は入力レベルの増大に伴
って徐々に減少する。この場合、第２のＰチャネルＭＯ
Ｓトランジスタは導通状態となるので、出力端子におけ
る出力レベルは電源電位となる。
【００１１】本発明によれば、第１の相互接続点と第２
の相互接続点との間に第３のＭＯＳトランジスタを挿入
するため、入力レベルが中間レベルである場合に、初段
部においては第３のＭＯＳトランジスタのＯＮ抵抗によ
り電源と接地との間の貫通電流を低減することができ、
次段部においてはハイインピーダンス状態により電源と
接地との間の貫通電流を防止することができる。
の相互接続点との間に第３のＭＯＳトランジスタを挿入
するため、入力レベルが中間レベルである場合に、初段
部においては第３のＭＯＳトランジスタのＯＮ抵抗によ
り電源と接地との間の貫通電流を低減することができ、
次段部においてはハイインピーダンス状態により電源と
接地との間の貫通電流を防止することができる。
【００１２】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１３】図１は本発明の第１の実施例に係る入力回
路を示す回路図である。ＰチャネルＭＯＳトランジスタ
Ｍ1 はそのゲートが入力端子に接続され、そのソースが
電源（電源電位；Ｖｄｄ）に接続されている。Ｎチャネ
ルＭＯＳトランジスタＭ2 はそのゲートが入力端子に接
続され、そのソースが接地されている。ＰチャネルＭＯ
ＳトランジスタＭ3 はそのゲートがＭＯＳトランジスタ
Ｍ1 のドレインに接続され、そのソースが電源に接続さ
れ、そのドレインが出力端子に接続されている。Ｎチャ
ネルＭＯＳトランジスタＭ4 はそのゲートがＮチャネル
ＭＯＳトランジスタＭ2 のドレインに接続され、そのソ
ースが接地され、そのドレインが出力端子に接続されて
いる。ＮチャネルＭＯＳトランジスタＭ5 はそのゲート
及びドレインがＰチャネルＭＯＳトランジスタＭ1 のド
レインに共通接続され、そのソースがＮチャネルＭＯＳ
トランジスタＭ2 のドレインに接続されている。なお、
ＮチャネルＭＯＳトランジスタＭ5 は、ＭＯＳトランジ
スタＭ1 ，Ｍ2 に比してｇm （相互コンダクタンス）が
小さく設定されている。また、ＭＯＳトランジスタＭ1
のドレインとＭＯＳトランジスタＭ3 のゲートとの間の
ノードをＡとし、ＭＯＳトランジスタＭ2 のドレインと
ＭＯＳトランジスタＭ4 のゲートとの間のノードをＢと
する。
路を示す回路図である。ＰチャネルＭＯＳトランジスタ
Ｍ1 はそのゲートが入力端子に接続され、そのソースが
電源（電源電位；Ｖｄｄ）に接続されている。Ｎチャネ
ルＭＯＳトランジスタＭ2 はそのゲートが入力端子に接
続され、そのソースが接地されている。ＰチャネルＭＯ
ＳトランジスタＭ3 はそのゲートがＭＯＳトランジスタ
Ｍ1 のドレインに接続され、そのソースが電源に接続さ
れ、そのドレインが出力端子に接続されている。Ｎチャ
ネルＭＯＳトランジスタＭ4 はそのゲートがＮチャネル
ＭＯＳトランジスタＭ2 のドレインに接続され、そのソ
ースが接地され、そのドレインが出力端子に接続されて
いる。ＮチャネルＭＯＳトランジスタＭ5 はそのゲート
及びドレインがＰチャネルＭＯＳトランジスタＭ1 のド
レインに共通接続され、そのソースがＮチャネルＭＯＳ
トランジスタＭ2 のドレインに接続されている。なお、
ＮチャネルＭＯＳトランジスタＭ5 は、ＭＯＳトランジ
スタＭ1 ，Ｍ2 に比してｇm （相互コンダクタンス）が
小さく設定されている。また、ＭＯＳトランジスタＭ1
のドレインとＭＯＳトランジスタＭ3 のゲートとの間の
ノードをＡとし、ＭＯＳトランジスタＭ2 のドレインと
ＭＯＳトランジスタＭ4 のゲートとの間のノードをＢと
する。
【００１４】次に、上述した本実施例に係る入力回路の
動作について説明する。図２は図１に示す入力回路の伝
達特性を示すグラフ図である。
動作について説明する。図２は図１に示す入力回路の伝
達特性を示すグラフ図である。
【００１５】先ず、入力端子における入力レベルＶi が
ＮチャネルＭＯＳトランジスタＭ2のしきい値レベルよ
り低いとき、ＰチャネルＭＯＳトランジスタＭ1 は導通
状態となり、ＮチャネルＭＯＳトランジスタＭ2 はカッ
トオフ状態となる。このとき、ノードＡにおける電位Ｖ
A は電源電位Ｖｄｄと等しくなるが、ノードＢにおける
電位ＶB はＮチャネルＭＯＳトランジスタＭ5 のしきい
値レベルＶT の分だけ電源電位Ｖｄｄから低くなる。一
方、ＰチャネルＭＯＳトランジスタＭ3 はそのゲートレ
ベルがＶｄｄであるためカットオフ状態となり、Ｎチャ
ネルＭＯＳトランジスタＭ4 はそのゲートレベルがその
しきい値レベルより高いため導通状態となる。このた
め、出力端子における出力レベルＶout はＧＮＤ電位と
なる。
ＮチャネルＭＯＳトランジスタＭ2のしきい値レベルよ
り低いとき、ＰチャネルＭＯＳトランジスタＭ1 は導通
状態となり、ＮチャネルＭＯＳトランジスタＭ2 はカッ
トオフ状態となる。このとき、ノードＡにおける電位Ｖ
A は電源電位Ｖｄｄと等しくなるが、ノードＢにおける
電位ＶB はＮチャネルＭＯＳトランジスタＭ5 のしきい
値レベルＶT の分だけ電源電位Ｖｄｄから低くなる。一
方、ＰチャネルＭＯＳトランジスタＭ3 はそのゲートレ
ベルがＶｄｄであるためカットオフ状態となり、Ｎチャ
ネルＭＯＳトランジスタＭ4 はそのゲートレベルがその
しきい値レベルより高いため導通状態となる。このた
め、出力端子における出力レベルＶout はＧＮＤ電位と
なる。
【００１６】次に、入力端子における入力レベルＶi が
ＮチャネルＭＯＳトランジスタＭ2のしきい値レベルよ
りも高くなると、ＮチャネルＭＯＳトランジスタＭ2 は
導通状態となり、ノードＢにおける電位ＶB は急激に低
くなる。このとき、貫通電流ＩｄｄはＰチャネルＭＯＳ
トランジスタＭ1 、ＮチャネルＭＯＳトランジスタＭ5
及びＮチャネルＭＯＳトランジスタＭ2 の経路を流れ
る。しかしながら、貫通電流ＩｄｄはＮチャネルＭＯＳ
トランジスタＭ5 のｇmが小さいため、入力レベルＶi
の増大に伴って飽和してＮチャネルＭＯＳトランジスタ
Ｍ5 のＯＮ抵抗に基づく所定値を示す。一方、Ｎチャネ
ルＭＯＳトランジスタＭ4 はそのゲートレベルがしきい
値レベルより低くなるためカットオフ状態となり、出力
端子はハイインピーダンス状態となる。このため、出力
端子における出力レベルＶout はＧＮＤ電位とＶｄｄ電
位との中間電位となる。
ＮチャネルＭＯＳトランジスタＭ2のしきい値レベルよ
りも高くなると、ＮチャネルＭＯＳトランジスタＭ2 は
導通状態となり、ノードＢにおける電位ＶB は急激に低
くなる。このとき、貫通電流ＩｄｄはＰチャネルＭＯＳ
トランジスタＭ1 、ＮチャネルＭＯＳトランジスタＭ5
及びＮチャネルＭＯＳトランジスタＭ2 の経路を流れ
る。しかしながら、貫通電流ＩｄｄはＮチャネルＭＯＳ
トランジスタＭ5 のｇmが小さいため、入力レベルＶi
の増大に伴って飽和してＮチャネルＭＯＳトランジスタ
Ｍ5 のＯＮ抵抗に基づく所定値を示す。一方、Ｎチャネ
ルＭＯＳトランジスタＭ4 はそのゲートレベルがしきい
値レベルより低くなるためカットオフ状態となり、出力
端子はハイインピーダンス状態となる。このため、出力
端子における出力レベルＶout はＧＮＤ電位とＶｄｄ電
位との中間電位となる。
【００１７】そして、入力レベルＶi が更に高くなり、
ＰチャネルＭＯＳトランジスタＭ1のゲートレベルがそ
のしきい値レベルを超すとＰチャネルＭＯＳトランジス
タＭ1 はカットオフ状態となり、ノードＡにおける電位
ＶA は急激に低くなり、ＮチャネルＭＯＳトランジスタ
Ｍ5 のしきい値レベルＶT に到達する。このとき、貫通
電流Ｉｄｄは入力レベルＶi の増大に伴って徐々に減少
し、やがて０となる。一方、ＰチャネルＭＯＳトランジ
スタＭ3 はそのゲートレベルがそのしきい値レベルより
も低いため、導通状態となる。このため、出力端子にお
ける出力レベルＶout はＶｄｄ電位となる。
ＰチャネルＭＯＳトランジスタＭ1のゲートレベルがそ
のしきい値レベルを超すとＰチャネルＭＯＳトランジス
タＭ1 はカットオフ状態となり、ノードＡにおける電位
ＶA は急激に低くなり、ＮチャネルＭＯＳトランジスタ
Ｍ5 のしきい値レベルＶT に到達する。このとき、貫通
電流Ｉｄｄは入力レベルＶi の増大に伴って徐々に減少
し、やがて０となる。一方、ＰチャネルＭＯＳトランジ
スタＭ3 はそのゲートレベルがそのしきい値レベルより
も低いため、導通状態となる。このため、出力端子にお
ける出力レベルＶout はＶｄｄ電位となる。
【００１８】本実施例によれば、ノードＡとノードＢと
の間にＮチャネルＭＯＳトランジスタＭ5 を挿入するた
め、入力レベルＶi が中間レベルである場合に、ＭＯＳ
トランジスタＭ1 ，Ｍ2 からなる初段部においてはＮチ
ャネルＭＯＳトランジスタＭ5 のＯＮ抵抗により電源と
接地との間の貫通電流Ｉｄｄを低減することができ、Ｍ
ＯＳトランジスタＭ3 ，Ｍ4 からなる次段部においては
ハイインピーダンス状態により電源と接地との間の貫通
電流Ｉｄｄを防止することができる。
の間にＮチャネルＭＯＳトランジスタＭ5 を挿入するた
め、入力レベルＶi が中間レベルである場合に、ＭＯＳ
トランジスタＭ1 ，Ｍ2 からなる初段部においてはＮチ
ャネルＭＯＳトランジスタＭ5 のＯＮ抵抗により電源と
接地との間の貫通電流Ｉｄｄを低減することができ、Ｍ
ＯＳトランジスタＭ3 ，Ｍ4 からなる次段部においては
ハイインピーダンス状態により電源と接地との間の貫通
電流Ｉｄｄを防止することができる。
【００１９】図３は本発明の第２の実施例に係る入力回
路を示す回路図である。ＰチャネルＭＯＳトランジスタ
Ｍ1 はそのゲートが入力端子に接続され、そのソースが
電源（電源電位；Ｖｄｄ）に接続されている。Ｎチャネ
ルＭＯＳトランジスタＭ2 はそのゲートが入力端子に接
続され、そのソースが接地されている。ＰチャネルＭＯ
ＳトランジスタＭ3 はそのゲートがＭＯＳトランジスタ
Ｍ1 のドレインに接続され、そのソースが電源に接続さ
れ、そのドレインが出力端子に接続されている。Ｎチャ
ネルＭＯＳトランジスタＭ4 はそのゲートがＮチャネル
ＭＯＳトランジスタＭ2 のドレインに接続され、そのソ
ースが接地され、そのドレインが出力端子に接続されて
いる。ＰチャネルＭＯＳトランジスタＭ6 はそのゲート
及びドレインがＮチャネルＭＯＳトランジスタＭ2 のド
レインに共通接続され、そのソースがＰチャネルＭＯＳ
トランジスタＭ1 のドレインに接続されている。なお、
ＰチャネルＭＯＳトランジスタＭ6 は、ＭＯＳトランジ
スタＭ1 ，Ｍ2 に比してｇm が小さく設定されている。
また、ＭＯＳトランジスタＭ1 のドレインとＭＯＳトラ
ンジスタＭ3 のゲートとの間のノードをＡとし、ＭＯＳ
トランジスタＭ2 のドレインとＭＯＳトランジスタＭ4
のゲートとの間のノードをＢとする。
路を示す回路図である。ＰチャネルＭＯＳトランジスタ
Ｍ1 はそのゲートが入力端子に接続され、そのソースが
電源（電源電位；Ｖｄｄ）に接続されている。Ｎチャネ
ルＭＯＳトランジスタＭ2 はそのゲートが入力端子に接
続され、そのソースが接地されている。ＰチャネルＭＯ
ＳトランジスタＭ3 はそのゲートがＭＯＳトランジスタ
Ｍ1 のドレインに接続され、そのソースが電源に接続さ
れ、そのドレインが出力端子に接続されている。Ｎチャ
ネルＭＯＳトランジスタＭ4 はそのゲートがＮチャネル
ＭＯＳトランジスタＭ2 のドレインに接続され、そのソ
ースが接地され、そのドレインが出力端子に接続されて
いる。ＰチャネルＭＯＳトランジスタＭ6 はそのゲート
及びドレインがＮチャネルＭＯＳトランジスタＭ2 のド
レインに共通接続され、そのソースがＰチャネルＭＯＳ
トランジスタＭ1 のドレインに接続されている。なお、
ＰチャネルＭＯＳトランジスタＭ6 は、ＭＯＳトランジ
スタＭ1 ，Ｍ2 に比してｇm が小さく設定されている。
また、ＭＯＳトランジスタＭ1 のドレインとＭＯＳトラ
ンジスタＭ3 のゲートとの間のノードをＡとし、ＭＯＳ
トランジスタＭ2 のドレインとＭＯＳトランジスタＭ4
のゲートとの間のノードをＢとする。
【００２０】本実施例においては、第１の実施例と同様
にして、入力端子における入力レベルＶi がＮチャネル
ＭＯＳトランジスタＭ2 のしきい値レベルより低いと
き、ノードＡにおける電位ＶA は電源電位Ｖｄｄと等し
くなり、ノードＢにおける電位ＶB はＰチャネルＭＯＳ
トランジスタＭ6 のしきい値レベルＶT の分だけ電源電
位Ｖｄｄから低くなる。また、入力レベルＶi が中間電
位になってＮチャネルＭＯＳトランジスタＭ2 のしきい
値レベルよりも高くなると、貫通電流ＩｄｄはＰチャネ
ルＭＯＳトランジスタＭ1 、ＰチャネルＭＯＳトランジ
スタＭ6 及びＮチャネルＭＯＳトランジスタＭ2の経路
を流れるが、ＰチャネルＭＯＳトランジスタＭ6 のｇm
が小さいため、入力レベルＶi の増大に伴って飽和して
ＰチャネルＭＯＳトランジスタＭ6 のＯＮ抵抗に基づく
所定値を示す。更に、入力レベルＶi がＰチャネルＭＯ
ＳトランジスタＭ1 のしきい値レベルを超すと、ノード
Ａにおける電位ＶA はＰチャネルＭＯＳトランジスタＭ
6 のしきい値レベルＶT に到達し、ノードＢはＧＮＤ電
位となる。
にして、入力端子における入力レベルＶi がＮチャネル
ＭＯＳトランジスタＭ2 のしきい値レベルより低いと
き、ノードＡにおける電位ＶA は電源電位Ｖｄｄと等し
くなり、ノードＢにおける電位ＶB はＰチャネルＭＯＳ
トランジスタＭ6 のしきい値レベルＶT の分だけ電源電
位Ｖｄｄから低くなる。また、入力レベルＶi が中間電
位になってＮチャネルＭＯＳトランジスタＭ2 のしきい
値レベルよりも高くなると、貫通電流ＩｄｄはＰチャネ
ルＭＯＳトランジスタＭ1 、ＰチャネルＭＯＳトランジ
スタＭ6 及びＮチャネルＭＯＳトランジスタＭ2の経路
を流れるが、ＰチャネルＭＯＳトランジスタＭ6 のｇm
が小さいため、入力レベルＶi の増大に伴って飽和して
ＰチャネルＭＯＳトランジスタＭ6 のＯＮ抵抗に基づく
所定値を示す。更に、入力レベルＶi がＰチャネルＭＯ
ＳトランジスタＭ1 のしきい値レベルを超すと、ノード
Ａにおける電位ＶA はＰチャネルＭＯＳトランジスタＭ
6 のしきい値レベルＶT に到達し、ノードＢはＧＮＤ電
位となる。
【００２１】本実施例によれば、ノードＡとノードＢと
の間にＰチャネルＭＯＳトランジスタＭ6 を挿入するた
め、入力レベルＶi が中間レベルである場合に、初段部
においてはＰチャネルＭＯＳトランジスタＭ6 のＯＮ抵
抗により電源と接地との間の貫通電流Ｉｄｄを低減する
ことができ、次段部においてはハイインピーダンス状態
により電源と接地との間の貫通電流を防止することがで
きる。
の間にＰチャネルＭＯＳトランジスタＭ6 を挿入するた
め、入力レベルＶi が中間レベルである場合に、初段部
においてはＰチャネルＭＯＳトランジスタＭ6 のＯＮ抵
抗により電源と接地との間の貫通電流Ｉｄｄを低減する
ことができ、次段部においてはハイインピーダンス状態
により電源と接地との間の貫通電流を防止することがで
きる。
【００２２】
【発明の効果】以上説明したように本発明によれば、入
力信号を入力する初段部を構成する第１のＰチャネルＭ
ＯＳトランジスタと第１のＮチャネルＭＯＳトランジス
タとの間に第３のＰチャネルＭＯＳトランジスタ又は第
３のＮチャネルＭＯＳトランジスタを挿入し、出力を導
出する次段部を構成する第２のＰチャネルＭＯＳトラン
ジスタ及び第２のＮチャネルＭＯＳトランジスタには前
記第３のＰチャネルＭＯＳトランジスタ又は前記第３の
ＮチャネルＭＯＳトランジスタのしきい値レベルの差を
もつゲート電圧を印加するから、入力レベルが中間レベ
ルである場合に、初段部においては前記第３のＰチャネ
ルＭＯＳトランジスタ又は前記第３のＮチャネルＭＯＳ
トランジスタのＯＮ抵抗により電源と接地との間の貫通
電流を低減することができ、次段部においてはハイイン
ピーダンス状態により電源と接地との間の貫通電流を防
止することができる。
力信号を入力する初段部を構成する第１のＰチャネルＭ
ＯＳトランジスタと第１のＮチャネルＭＯＳトランジス
タとの間に第３のＰチャネルＭＯＳトランジスタ又は第
３のＮチャネルＭＯＳトランジスタを挿入し、出力を導
出する次段部を構成する第２のＰチャネルＭＯＳトラン
ジスタ及び第２のＮチャネルＭＯＳトランジスタには前
記第３のＰチャネルＭＯＳトランジスタ又は前記第３の
ＮチャネルＭＯＳトランジスタのしきい値レベルの差を
もつゲート電圧を印加するから、入力レベルが中間レベ
ルである場合に、初段部においては前記第３のＰチャネ
ルＭＯＳトランジスタ又は前記第３のＮチャネルＭＯＳ
トランジスタのＯＮ抵抗により電源と接地との間の貫通
電流を低減することができ、次段部においてはハイイン
ピーダンス状態により電源と接地との間の貫通電流を防
止することができる。
【００２３】従って、本発明に係る入力回路をアナログ
入力とディジタル入力との兼用端子に使用した場合、入
力を選択する制御回路を設けなくても貫通電流を低減す
ることができるので、半導体装置の端子数が増加して
も、その集積化が容易である。
入力とディジタル入力との兼用端子に使用した場合、入
力を選択する制御回路を設けなくても貫通電流を低減す
ることができるので、半導体装置の端子数が増加して
も、その集積化が容易である。
【図１】本発明の第１の実施例に係る入力回路を示す回
路図である。
路図である。
【図２】本発明の第１の実施例に係る入力回路の伝達特
性を示すグラフ図である。
性を示すグラフ図である。
【図３】本発明の第２の実施例に係る入力回路を示す回
路図である。
路図である。
【図４】従来の入力回路を示す回路図である。
【図５】ディジタル入力及びアナログ入力の兼用入力端
子を示すブロック図である。
子を示すブロック図である。
【図６】従来の入力回路の伝達特性を示すグラフ図であ
る。
る。
Ｍ1 ，Ｍ3 ，Ｍ6 ；ＰチャネルＭＯＳトランジスタ
Ｍ2 ，Ｍ4 ，Ｍ5 ；ＮチャネルＭＯＳトランジスタ
Claims (2)
- 【請求項１】 ゲートが入力端子に接続されソースが電
源に接続された第１のＰチャネルＭＯＳトランジスタ
と、ゲートが前記入力端子に接続されソースが接地され
た第１のＮチャネルＭＯＳトランジスタと、ゲートが前
記第１のＰチャネルＭＯＳトランジスタのドレインに接
続されソースが前記電源に接続されドレインが出力端子
に接続された第２のＰチャネルＭＯＳトランジスタと、
ゲートが前記第１のＮチャネルＭＯＳトランジスタのド
レインに接続されソースが接地されドレインが前記出力
端子に接続された第２のＮチャネルＭＯＳトランジスタ
と、ゲート及びドレインが前記第１のＰチャネルＭＯＳ
トランジスタのドレインに共通接続されソースが前記第
１のＮチャネルＭＯＳトランジスタのドレインに接続さ
れた第３のＮチャネルＭＯＳトランジスタとを有するこ
とを特徴とする入力回路。 - 【請求項２】 ゲートが入力端子に接続されソースが電
源に接続された第１のＰチャネルＭＯＳトランジスタ
と、ゲートが前記入力端子に接続されソースが接地され
た第１のＮチャネルＭＯＳトランジスタと、ゲートが前
記第１のＰチャネルＭＯＳトランジスタのドレインに接
続されソースが前記電源に接続されドレインが出力端子
に接続された第２のＰチャネルＭＯＳトランジスタと、
ゲートが前記第１のＮチャネルＭＯＳトランジスタのド
レインに接続されソースが接地されドレインが前記出力
端子に接続された第２のＮチャネルＭＯＳトランジスタ
と、ゲート及びドレインが前記第１のＮチャネルＭＯＳ
トランジスタのドレインに共通接続されソースが前記第
１のＰチャネルＭＯＳトランジスタのドレインに接続さ
れた第３のＰチャネルＭＯＳトランジスタとを有するこ
とを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185602A JPH0514172A (ja) | 1991-06-28 | 1991-06-28 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185602A JPH0514172A (ja) | 1991-06-28 | 1991-06-28 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514172A true JPH0514172A (ja) | 1993-01-22 |
Family
ID=16173677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185602A Pending JPH0514172A (ja) | 1991-06-28 | 1991-06-28 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514172A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7614874B2 (en) * | 2005-09-02 | 2009-11-10 | Tetsuya Mochizuki | Foldable ignitor |
| US7625203B2 (en) | 2005-09-02 | 2009-12-01 | Tetsuya Mochizuki | Foldable igniter |
| US7682148B2 (en) | 2005-09-02 | 2010-03-23 | Tetsuya Mochizuki | Foldable igniter |
-
1991
- 1991-06-28 JP JP3185602A patent/JPH0514172A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7614874B2 (en) * | 2005-09-02 | 2009-11-10 | Tetsuya Mochizuki | Foldable ignitor |
| US7625203B2 (en) | 2005-09-02 | 2009-12-01 | Tetsuya Mochizuki | Foldable igniter |
| US7682148B2 (en) | 2005-09-02 | 2010-03-23 | Tetsuya Mochizuki | Foldable igniter |
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